JP6495854B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。
例えば、メモリセルを３次元的に集積させた半導体装置が提案されている。このような半導体装置の製造工程において、被加工物にアスペクト比が高いホールが形成される。均一で高アスペクト比のホールが望まれる。
特許第４４１６５９５号
本発明の実施形態は、均一で高アスペクト比のホールが形成できる半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、第１層、前記第１層の第１方向に積層された第２層、及び、前記第２層の前記第１方向に積層された他の第２層を含む被加工物に前記第１方向に延びるホールを形成する。前記被加工物上と、前記ホールの側壁のうちの浅い部分と、に第１膜を形成する。前記第１膜の表面に第２膜を形成する。前記被加工物上に形成された前記第１膜及び前記第２膜を、第１エッチャントを用いて除去して、前記浅い部分に形成された前記第１膜の少なくとも一部、及び、前記第１膜の前記少なくとも一部の前記表面に形成された前記第２膜の少なくとも一部を残す。前記残された前記第１膜の前記少なくとも一部と、前記残された前記第２膜の前記少なくとも一部と、から前記ホール内において露出する前記被加工物の深い部分の少なくとも一部を第２エッチャントを用いて除去する。前記第１膜の前記第１エッチャントに対するエッチングレートは、前記第２膜の前記第１エッチャントに対するエッチングレートよりも高い。
第１実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 第１実施形態に係る半導体装置の製造方法に用いられる処理装置を例示する模式図である。 図３（ａ）〜図３（ｆ）は、第１実施形態に係る半導体装置の製造方法を例示する模式図である。 図４（ａ）〜図４（ｈ）は、第１実施形態に係る半導体装置の製造方法を例示する模式図である。 図５（ａ）〜図５（ｈ）は、第２実施形態に係る半導体装置の製造方法を例示する模式図である。 図６（ａ）及び図６（ｂ）は、半導体装置を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
以下、実施形態に係る製造方法の概要について説明する。
図１は、本実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図１に示すように、被加工物にホールを形成し（ステップＳ１１０）、その被加工物上、及び、ホールの側壁のうちの浅い部分に、第１膜及び第２膜を形成する（ステップＳ１２０及びＳ１３０）。そして、被加工物上に形成された第１膜及びその第１膜の表面に形成された第２膜を、第１エッチャントを用いて除去する（ステップＳ１４０）。このとき、ホールの側壁のうちの浅い部分に形成された第１膜及び第２膜は残る。その後、ホールの内側において、残った第１膜及び第２膜から露出する被加工物を、第２エッチャントを用いてさらに除去する（ステップＳ１５０）。すなわち、残った第１膜及び第２膜を用いてホールの浅い部分を保護しつつ、ホールの深い部分の被加工物をさらに除去して、ホールの深い部分の幅を広げる。
実施形態においては、上記の第１膜の第１エッチャントに対するエッチングレートは、上記の第２膜の第１エッチャントに対するエッチングレートよりも高い。これにより、ステップＳ１４０において、被加工物上に形成された第１膜及び第２膜が例えばリフトオフ効果によって効果的に除去できる。一方、ホールの側壁のうちの浅い部分において、これらの膜が残りやすい。残ったこれらの膜を用いてホールの浅い部分の側壁を保護しつつ、ホールの底部を広げる。これにより、例えば、ホールの径の均一性が高い、深いホールを形成できる。これにより、均一で高アスペクト比のホールが形成できる。
以下、まず、このような製造方法に用いられる装置の例について説明する。
図２は、第１実施形態に係る半導体装置の製造方法に用いられる処理装置を例示する模式図である。
処理装置２１０は、例えば、エッチング装置である。処理装置２１０は、例えば、チャンバ６１、ステージ６２Ｌ、第１電源ＲＦ１、及び、第１ブロッキングコンデンサＢＣ１を含む。ステージ６２Ｌは、チャンバ６１内に設けられる。第１電源ＲＦ１は、例えば高周波電源である。第１電源ＲＦ１は、第１ブロッキングコンデンサＢＣ１を介して、ステージ６２Ｌと電気的に接続される。チャンバ６１は、例えば、ガス供給口６１ｓ、排出口６１ｖ及び電極６２Ｕを含む。例えば、電極６２Ｕの少なくとも一部は、ステージ６２Ｌと、Ｚ方向において対向する。この例では、電極６２Ｕは、接地されている。このような処理装置２１０内において、ステージ６２Ｌと電極６２Ｕの間に、被加工物が配置される。
ガス供給口６１ｓからエッチングガスをチャンバ６１内に導入する。そして、第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、プラズマが発生する。プラズマを利用して、エッチングが行われる。チャンバ６１内に適切な原料ガスを供給することで、膜を形成することもできる。
以下、このような処理装置２１０を用いて、上記のステップ１１０〜１５０を実施する例について説明する。
図３（ａ）〜図４（ｇ）は、実施形態に係る半導体装置の製造方法を例示する模式図である。
図３（ａ）、図３（ｃ）、図３（ｅ）、図４（ａ）、図４（ｃ）、図４（ｅ）及び図４（ｇ）は、半導体装置の製造方法を例示する工程順断面図である。
図３（ｂ）、図３（ｄ）、図３（ｆ）、図４（ｂ）、図４（ｄ）、図４（ｆ）及び図４（ｈ）は、それぞれ、図３（ａ）、図３（ｃ）、図３（ｅ）、図４（ａ）、図４（ｃ）、図４（ｅ）及び図４（ｇ）に示す製造工程におけるチャンバの状態を例示する。
図３（ａ）に示すように、基体１０上に被加工物ＭＬが設けられている。被加工物ＭＬにおいて、第１方向（Ｚ方向）に、複数の第１層２１及び複数の第２層２２が交互に積層されている。第１層２１は、例えば酸化シリコンを含み、第２層２２は、例えばシリコン窒化物を含む。実施形態において、これらの層は任意である。また、ここで「交互」とは第１層２１と第２層２２との間に、例えばバリア層や接着層などの他の膜を介して積層する場合、第１層２１と第２層２２との少なくともいずれか一方それ自体が、複数層を含む積層膜である場合を含む。
被加工物ＭＬ上に、所定の形状の第１マスクパターンＭＰ１（例えばＳｉ膜）、第２マスクパターンＭＰ２（例えばＣＶＤによるＣ膜）及び第３マスクパターンＭＰ３（例えばシリコン酸化膜）が設けられている。これらは、例えば、以下のように形成される。
被加工物ＭＬ上に第１マスク膜ＭＳ１を形成し、その上に第２マスク膜ＭＳ２を形成し、さらに、その上に第３マスク膜ＭＳ３を形成する。その上に、レジスト膜（図示しない）を形成し、例えばホールパターンの露光及び加工を行い、所定の形状のレジストパターン（図示しない）が得られる。
その後、図３（ｂ）に示す処理装置２１０内で、第１マスク膜ＭＳ１、第２マスク膜ＭＳ２及び第３マスク膜ＭＳ３の加工を行う。例えば、ガス供給口６１ｓからエッチングガスをチャンバ６１内に導入して、第１電源ＲＦ１からステージ６２Ｌに電力を印加する。例えば、エッチングガスとして、フルオロカーボン系のエッチングガスが用いられる。これにより、チャンバ６１内に第１プラズマＰ１（例えば、フルオロカーボンプラズマ）が発生する。第１プラズマＰ１に含まれる活性種により、レジストパターン（図示しない）をマスクとして用いたエッチングが行われる。具体的には、第３マスク膜ＭＳ３を加工し第３マスクパターンＭＰ３が得られる。その後、第３マスクパターンＭＰ３をマスクとして第２マスク膜ＭＳ２を加工し第２マスクパターンＭＰ２が得られる。その後、第２マスクパターンＭＰ２をマスクとして第１マスク膜ＭＳ１を加工し第１マスクパターンＭＰ１が得られる。この結果、第１〜第３マスク膜ＭＳ１〜ＭＳ３からそれぞれ、第１〜第３マスクパターンＭＰ１〜ＭＰ３が得られる。この結果、第１〜第３マスク膜ＭＳ１〜ＭＳ３からそれぞれ、第１〜第３マスクパターンＭＰ１〜ＭＰ３が得られる。
例えば、レジストをマスクとして、フルオロカーボンプラズマを用いて第３マスク膜ＭＳ３を加工して、第３マスクパターンＭＰ３が得られる。第３マスクパターンＭＰ３をマスクとして、第２マスク膜ＭＳ２をＯ２を主成分とするプラズマで加工して、第２マスクパターンＭＰ２が得られる。第２マスクパターンＭＰ２をマスクとして、第１マスク膜ＭＳ１をＣｌ２を主成分とするプラズマで加工して、第１マスクパターンＭＰ１が得られる。
図３（ｃ）に示すように、これらのマスクを用いて、被加工物ＭＬにホールＭＨを形成する（ステップＳ１１０）。この工程では、第１〜第３マスクパターンＭＰ１〜ＭＰ３をマスクとした異方性エッチングが行われる。このエッチングにより、被加工物ＭＬにホールＭＨが形成される。
このホールＭＨは、例えば、以下のように形成される。
図３（ｄ）に示すように、ガス供給口６１ｓからエッチングガスをチャンバ内に導入して、第１電源ＲＦ１からステージ６２Ｌに電力を供給する。例えば、エッチングガスとしてフルオロカーボン系のエッチングガスが用いられる。これにより、チャンバ６１内に第２プラズマＰ２（例えば、フルオロカーボンプラズマ）が発生する。第２プラズマＰ２に含まれる活性種によって被加工物ＭＬがエッチングされる。このとき、この例では、第３マスクパターンＭＰ３は除去され、さらに、第２マスクパターンＭＰ２の一部も除去される。第２マスクパターンＭＰ２の一部は残っている。このエッチングによって、ホールＭＨが形成される。ホールＭＨは、Ｚ方向（第１方向）に延びる。
図３（ｃ）に示すように、このようなホールＭＨの深い部分（下側部分）は、テーパー状である。例えば、ホールＭＨの下側部分（深い部分）の第２側壁ＭＨｓ２とＺ方向との間の角度は、ホールＭＨの上側部分（浅い部分）の第１側壁ＭＨｓ１とＺ方向との角度よりも大きい。
その後、図３（ｅ）に示すように、第２マスクパターンＭＰ２の残りを除去する。
例えば、図３（ｆ）に示すように、チャンバ６１内に酸素ガスを供給する。第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、チャンバ６１内に第３プラズマＰ３（酸素プラズマ）が発生する。この第３プラズマＰ３に含まれる活性種によって、第２マスクパターンＭＰ２は除去される。
図４（ａ）に示すように、被加工物ＭＬ上及びホールＭＨの第１側壁ＭＨｓ１（浅い部分）に第１膜７１を形成する（ステップＳ１２０）。第１膜７１は、例えば炭素を含む。この例では、第１膜７１は、被加工物ＭＬの上面ＭＬｕの上に設けられた第１マスクパターンＭＰ１上に形成される。さらに、第１膜７１は、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に形成される。
このような第１膜７１は、例えば、以下のように形成される。
図４（ｂ）に示すように、ガス供給口６１ｓから、炭化水素（例えばメタン）を含むガスをチャンバ６１内に導入する。第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、チャンバ６１内に第４プラズマＰ４（メタンプラズマ）が発生する。この第４プラズマＰ４に含まれる活性種によって第１膜７１が形成される。メタンガスから生じる活性種は、被加工物ＭＬへの付着確率が高い。このため、活性種は、ホールＭＨの深い部分に到達する前に、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に付着する。これにより、被加工物ＭＬの上面ＭＬｕの上（この例では、第１マスクパターンＭＰ１の上）及びホールＭＨの第１側壁ＭＨｓ１（浅い部分）に、第１膜７１が形成される。この第１膜７１は、例えば、炭素膜を含む。このとき、チャンバ６１の内壁６１ｗの少なくとも一部に、第１膜７１の一部が形成される。
図４（ｃ）に示すように、第１膜７１の表面の少なくとも一部に第２膜７２を形成する（ステップＳ１３０）。第２膜７２は、金属元素を含む。第２膜７２は、例えば、酸化金属膜を含む。例えば、第２膜７２は、タングステン、モリブデン、チタン、アルミニウム、レニウム、イリジウム、プラチナ及びルテニウムからなる群より選択された少なくとも１つを含む。例えば、第２膜７２は、例えば酸化タングステンを含む。
このような第２膜７２は、例えば、以下のように形成される。
図４（ｄ）に示すように、ガス供給口６１ｓから、金属元素を含むガス（例えば、六フッ化タングステンガス）と酸素ガスとの混合ガスをチャンバ６１内に導入する。第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、チャンバ６１内に第５プラズマＰ５（混合ガスプラズマ）が発生する。この第５プラズマＰ５に含まれる活性種によって、第２膜７２が形成される。このとき、チャンバ６１の内壁６１ｗに形成された第１膜７１の表面の少なくとも一部に、第２膜７２の一部が形成される。例えば、金属元素を含むガスとして、ＷＦ６（六フッ化タングステン）、ＭｏＦ６（六フッ化モリブデン）、ＲｅＦ６（六フッ化レニウム）、ＩｒＦ６（六フッ化イリジウム）、ＰｔＦ６（六フッ化プラチナ）、ＴｉＣｌ４（四塩化チタン）、ＲｕＯ４（四酸化ルテニウム）及び（ＣＨ３）３Ａｌ（トリメチルアルミニウム）からなる群より選択された少なくとも１つを用いてもよい。
図４（ｅ）に示すように、被加工物ＭＬ上に形成された第１膜７１及び被加工物ＭＬ上に形成された第１膜７１の表面に形成された第２膜７２を、第１エッチャントを用いて除去する（ステップＳ１４０）。このとき、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に形成された第１膜７１の少なくとも一部、及び、その第１膜７１（第１側壁ＭＨｓ１に形成された第１膜７１）の表面に形成された第２膜７２の少なくとも一部は、残す。
例えば、第１膜７１の第１エッチャントに対するエッチングレートは、第２膜７２の第１エッチャントに対するエッチングレートよりも高い。第１エッチャントは、例えば、酸素プラズマに含まれる活性種（例えば、酸素イオン及び酸素ラジカル）、及び、水素プラズマに含まれる活性種（水素イオン及び水素ラジカル）の少なくともいずれかである。
被加工物ＭＬ上に形成された第１膜７１及びその第１膜７１の表面に形成された第２膜７２が、除去し易くなる。すなわち、被加工物ＭＬの上面ＭＬｕにおいて、エッチングレートの低い第２膜７２の下にエッチングレートが高い第１膜７１が設けられている。例えば、第２膜７２に局所的に薄い部分などがあると、この部分を介して、第１膜７１が激しくエッチングされる。これにより、第１膜７１の上に位置する第２膜７２は、例えばリフトオフ効果によって除去されやすくなる。このため、被加工物ＭＬの上面ＭＬｕ上の第１膜７１及び第２膜７２は、良好に除去される。エッチングチャンバを用いて室温で有機膜上に形成したメタル含有膜は高温のＣＶＤ膜などと比べれば緻密では無く、リフトオフが可能であるが、積極的に膜厚を薄くする必要がある場合には、後述の第２の実施形態を用いることが出来る。一方、ホールＭＨ内には、第１エッチャントは入りにくい。ホールＭＨの浅い部分において第２膜７２の一部が薄くなった場合にも、リフトオフによって除去される第１膜７１及び第２膜７２の面積は、小さい。すなわち、ホールＭＨ内の浅い部分では、これらの膜が残りやすい。
このような第１膜７１及び第２膜７２のエッチングは、以下のように実施される。
図４（ｆ）に示すように、例えば、酸素ガスをガス供給口６１ｓからチャンバ６１内に導入する。第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、第６プラズマＰ６（酸素プラズマ）が発生する。チャンバ６１内の圧力を適切に制御する。被加工物ＭＬ上に形成された第１膜７１及びその表面に形成された第２膜７２に、第６プラズマＰ６に含まれる活性種（例えば、酸素イオン及びラジカル）が照射される。例えば、チャンバ６１内の圧力は、例えば、１０ｍＴｏｒｒ以上、１Ｔｏｒｒ以下である。チャンバ６１内の圧力は、例えば、排出口６１ｖからのチャンバ６１内の気体の排出量を調整することにより制御される。
第６プラズマＰ６の活性種（第１エッチャント）によって被加工物ＭＬの上面ＭＬｕ上に形成された第１膜７１及び第２膜７２がエッチングされる。例えば、既に説明したように、リフトオフ効果により、第１膜７１がエッチングされることで、その第１膜７１の表面に形成された第２膜７２も除去される。このとき、チャンバ６１の内壁６１ｗに形成された第１膜７１及びその表面に形成された第２膜７２も除去される。一方、既に説明したように、ホールＭＨ内の浅い部分において、第１膜７１及び第２膜７２は残り易い。このエッチングは、水素プラズマを用いて実施されてもよい。
図４（ｇ）に示すように、ホールＭＨ内において第１膜７１及び第２膜７２から露出した被加工物ＭＬの一部を第２エッチャントを用いて除去する（ステップＳ１５０）。第２エッチャントは、例えばフッ素及び炭素を含む。
第２エッチャントの被加工物ＭＬに対するエッチングレートは、第２エッチャントの第２膜７２に対するエッチングレートよりも高い。このエッチングにより、ホールＭＨの第２側壁ＭＨｓ２（深い部分）の一部が除去される。ホールＭＨの第２側壁ＭＨｓ２の一部が除去されて、この部分の径が大きくなる。例えば、ステップＳ１５０の後においては、ホールＭＨの第２側壁ＭＨｓ２とＺ方向との間の角度は、ステップＳ１５０の前の状態の角度よりも小さくなる。すなわち、ステップＳ１５０により、第２側壁ＭＨｓ２（深い部分）とＺ方向との間の角度は、第１側壁ＭＨｓ１（浅い部分）とＺ方向との間の角度に近くなる。ホールＭＨの径が、均一化される。均一で高アスペクト比のホールが形成できる。
このような、第２エッチャントを用いた加工は、例えば、以下のように実施される。
例えば、図４（ｈ）に示すように、ガス供給口６１ｓから例えばフルオロカーボン系のエッチングガスをチャンバ６１内に導入する。第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、チャンバ６１内に第７プラズマＰ７（フルオロカーボンプラズマ）が発生する。第７プラズマＰ７に含まれる活性種（第２エッチャント）によって、ホールＭＨ内において第１膜７１及び第２膜７２から露出した被加工物ＭＬの一部が除去される。
このように、本実施形態においては、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に第１膜７１及び第２膜７２を形成する。その後、ホールＭＨの第２側壁ＭＨｓ２（深い部分）をエッチングする。これにより、アスペクト比が高く、均一なホールを形成することができる。第１膜７１及び第２膜７２によってホールＭＨの第１側壁ＭＨｓ１（浅い部分）は覆われている。このため、例えば、ボウイング（ホールＭＨの径が部分的に大きくなる現象）が抑制される。ボウイングを抑制することで、例えば、半導体装置におけるデバイス特性のばらつきを小さくできる。
例えば、上記のステップＳ１４０（被加工物ＭＬ上の第１膜７１及び第２膜７２の第１エッチャントによる除去）において、被加工物ＭＬ上に形成された第１膜７１及び第２膜７２の除去が不十分であり、これらの膜の一部が、被加工物ＭＬ上に残っていると、その後のステップＳ１５０（第２エッチャントによりホールＭＨの深い部分の側壁ＭＨｓ２の除去）において、処理が不安定になる。例えば、被加工物ＭＬ上に不均一に残った膜（第１膜７１及び第２膜７２）は、第２エッチングプラズマ中の活性種と反応し、プラズマ状態を変化させる事でエッチング特性に影響を与えることがある。さらに、チャンバ６１の内壁６１ｗに膜（例えば第１膜７１及び第２膜７２）が残っており、その膜が剥がれると、ダストが発生することがある。ダストにより、ホールが不均一になる。例えば、製品歩留まりが低下する。
これに対して、本実施形態においては、ステップＳ１５０（ホールＭＨの下側部分のエッチング）の前のステップＳ１４０において、被加工物ＭＬ上に形成された第１膜７１及び第２膜７２を効果的に除去する。これにより、ステップＳ１５０（ホールＭＨの下側部分のエッチング）が均一に安定して実施できる。そして、ダストも抑制される。
上記のように、実施形態において、チャンバ６１の内壁６１ｗに、第１膜７１及び第２膜７２が形成される。エッチングレートが低い第２膜７２の下に、エッチングレートが高い第１膜７１が設けられているため、チャンバ６１の内壁６１ｗにおいても、リフトオフ効果により、これらの膜も除去され易くなる。チャンバ６１内におけるダストの発生が抑制される。これにより、例えば、半導体装置の製造歩留まりが向上する。
（第２の実施形態）
本実施形態では、処理装置に複数の電源が設けられ、複数の電源から周波数が互いに異なる電力が供給される。
図５（ａ）〜図５（ｈ）は、実施形態に係る半導体装置の製造方法を例示する模式図である。
図５（ａ）、図５（ｃ）、図５（ｅ）及び図５（ｇ）は、半導体装置の製造方法を例示する工程順断面図である。図５（ｂ）、図５（ｄ）、図５（ｆ）及び図５（ｈ）は、それぞれ図５（ａ）、図５（ｃ）、図５（ｅ）及び図５（ｇ）に示す工程におけるチャンバを例示する。
図５（ａ）に示すように、被加工物ＭＬにホールＭＨを形成した（ステップＳ１１０）後に、被加工物ＭＬ上及びホールＭＨの第１側壁ＭＨｓ１（浅い部分）に第１膜７１を形成する（ステップＳ１２０）。第１膜７１は、例えば、炭素を含む。第１膜７１は、例えば、炭素膜である。
この処理は、例えば、図５（ｂ）に示す処理装置２２０で実施される。処理装置２２０は、処理装置２１０（図２参照）の構成において、第２電源ＲＦ２及び第３電源ＲＦ３がさらに設けられている。これらの電源は、例えば高周波電源である。第２電源ＲＦ２は、第２ブロッキングコンデンサＢＣ２を介してステージ６２Ｌと電気的に接続されている。第３電源ＲＦ３は、第３ブロッキングコンデンサＢＣ３を介して電極６２Ｕと電気的に接続されている。その他の構成は、上記の処理装置２１０と同様である。
このステップＳ１２０（第１膜７１の形成）の実施においては、例えば、ガス供給口６１ｓからメタンを含むガスをチャンバ６１内に導入する。第１電源ＲＦ１からの第１電力をステージ６２Ｌに供給する。この例では、第２、第３電源ＲＦ３は動作させない。第２電力の第２周波数は、第１電力の第１周波数とは異なる。この例では、第１周波数は、約１００ＭＨｚである。第２周波数は、約１３．５６ＭＨｚであり、第２周波数は第１周波数よりも低い。第１電源ＲＦ１からの第１電力により、チャンバ６１内に第４プラズマＰ４が発生する。この第４プラズマＰ４により第１膜７１が、チャンバ６１の内壁６１ｗ、被加工物ＭＬの上面ＭＬｕの上（この例では、第１マスクパターンＭＰ１の上）、及び、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に形成される。
図５（ｃ）に示すように、第１膜７１の表面に第２膜７２を形成する（ステップＳ１３０）。
図５（ｄ）に示すように、ガス供給口６１ｓから、金属元素（例えば六フッ化タングステンなど）を含むガス、及び、酸素ガスをチャンバ６１内に導入する。第１電源ＲＦ１及び第２電源ＲＦ２からステージ６２Ｌに電力を供給する。
例えば、第１電源ＲＦ１からの第３電力、及び、第２電源ＲＦ２からの第４電力がステージ６２Ｌに供給される。この第３電力の第３周波数は、第４電力の第４周波数とは異なる。例えば、第４周波数は、第３周波数よりも低い。さらに、第３電源ＲＦ３からの第５電力を電極６２Ｕに供給する。第５電力の第５周波数は、第３周波数及び第４周波数の少なくともいずれかよりも低い。第３周波数は、例えば、約１００ＭＨｚである。第４周波数及び第５周波数のそれぞれは、例えば、約１３．５６ＭＨｚである。
周波数が高い第３電力により、第５プラズマ（混合ガスプラズマ）が発生する。この第５プラズマＰ５により、第２膜７２が形成される。このとき、周波数が低い第４電力により、被加工物ＭＬの上面ＭＬｕの上の第１膜７１の表面に形成された第２膜７２は、スパッタリングされ、薄くなる。
さらに、周波数の低い第５電力により、チャンバ６１の内壁６１ｗに形成された第１膜７１の上の第２膜７２は、スパッタリングされ、薄くなる。チャンバ６１の内壁６１ｗに形成された第２膜７２の厚さは、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に形成された第２膜７２の厚さよりも薄くなる。
図５（ｅ）に示すように、被加工物ＭＬの上面ＭＬｕの上に形成された第１膜７１、及び、その第１膜７１の表面に形成された第２膜７２を、第１エッチャントを用いて除去する（ステップＳ１４０）。第１エッチャントに対する第１膜７１のエッチングレートは、第１エッチャントに対する第２膜７２のエッチングレートよりも高い。
例えば、図５（ｆ）に示すように、酸素ガスをガス供給口６１ｓからチャンバ６１内に導入する。第１電源ＲＦ１からの第６電力、及び、第２電源ＲＦ２からの第７電力をステージ６２Ｌに供給する。そして、電極６２Ｕに、第３電源ＲＦ３からの第８電力を供給する。この第６電力の第６周波数は、第７電力の第７周波数とは異なる。例えば、第７周波数は、第６周波数よりも低い。一方、第８電力の第８周波数は、第６周波数及び第７周波数の少なくともいずれかよりも低い。例えば、第８周波数は、第６周波数及び第７周波数のいずれかと同じでも良い。例えば、第６周波数は、約１００ＭＨｚである。第７周波数は、約１３．５６ＭＨｚである。第８周波数は、約１３．５６ＭＨｚである。
周波数の高い第６電力により、第６プラズマＰ６が発生する。これにより、エッチングが行われる。さらに、周波数が低い第７電力を用いることで、被加工物ＭＬの上面ＭＬｕの上に形成された第１膜７１及びこの第１膜７１の表面に形成された第２膜７２の除去効率が向上する。さらに、周波数が低い第８電力により、チャンバ６１の内壁６１ｗに形成された第１膜７１及びこの第１膜７１の表面に形成された第２膜７２の除去効率が向上する。これにより、これらの膜を効率良く除去しつつ、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）には、第１膜７１及び第２膜７２が残る。
図５（ｇ）に示すように、ホールＭＨ内において残された第２膜７２及び第１膜７１から露出した被加工物ＭＬの一部を、第２エッチャントを用いて除去する（ステップＳ１５０）。第２エッチャントの被加工物ＭＬに対するエッチングレートは、第２エッチャントの第２膜７２に対するエッチングレートよりも高い。このエッチングにより、ホールＭＨの第２側壁ＭＨｓ２（深い部分）の一部が除去される。
このようなステップ１５０は、以下のように行われる。
図５（ｈ）に示すように、ガス供給口６１ｓから例えばフルオロカーボン系のエッチングガスをチャンバ６１内に導入して、第１電源ＲＦ１からステージ６２Ｌに電力を供給する。これにより、チャンバ６１内に第７プラズマＰ７（フルオロカーボンプラズマ）が発生する。第７プラズマＰ７に含まれる活性種（第２エッチャント）によって、ホールＭＨ内において第１膜７１及び第２膜７２から露出した被加工物ＭＬの一部が除去される。ホールＭＨの第１側壁ＭＨｓ２（深い部分）の一部が除去されて、この部分のホール径が大きくなる。ホールＭＨの径が、均一化される。均一で高アスペクト比のホールが形成できる（図５（ｇ）参照）。
本実施形態においては、ホールＭＨの第１側壁ＭＨｓ１（浅い部分）に第１膜７１及び第２膜７２が形成される。その後、ホールＭＨの第２側壁ＭＨｓ２（深い部分）の一部をエッチングする。これにより、均一でアスペクト比の高いホールＭＨを形成することができる。例えば、ボーイングが抑制できる。デバイス特性のばらつきが小さい半導体装置を製造できる。
本実施形態においては、第１電源ＲＦ１からの電力に加えて、第２電源ＲＦ２からの電力を供給して、第２膜７２を形成する。被加工物ＭＬの上面ＭＬｕの上に形成される第２膜７２の厚さを薄くできる。後のエッチングによって、被加工物ＭＬの上面ＭＬｕの上に形成されたこれらの膜が除去されやすくなる。
さらに、この第２膜７２の形成において、電極６２Ｕに第３電源ＲＦ３からの電力を供給する。これにより、チャンバ６１の内壁６１ｗに形成される第２膜７２の厚さが薄くできる。チャンバ６１の内壁６１ｗに形成された第１膜７１及び第２膜７２のエッチングが容易になる。
実施形態に係る製造方法によって製造される半導体装置の例について説明する。
図６（ａ）及び図６（ｂ）は、半導体装置を例示する模式図である。図６（ａ）は、模式的斜視図である。図６（ｂ）は、図６（ａ）に示すＡ１−Ａ２線断面図である。
図６（ａ）に示すように、半導体装置３１０は、基体１０、積層体ＭＬｅ及びピラーＰＬを含む。基体１０は、例えば、半導体基板などを含んでも良い。基体１０は、半導体基板の上に設けられた絶縁膜を含んでも良い。積層体ＭＬｅは、基体１０の上に設けられる。積層体ＭＬｅは、複数の層間絶縁層９１及び複数の導電層ＷＬを含む。例えば、層間絶縁層９１は、第１層２１に対応する（図４（ａ）参照）。例えば、導電層ＷＬは、例えば、上記のようなステップＳ１１０〜Ｓ１５０の工程の後に、第２層２２を除去した後の空間に導電材料を設けることにより形成される。ピラーＰＬは、第１方向に沿って積層体ＭＬｅ中を延びる。
ピラーＰＬは、半導体膜５１及びコア絶縁膜５２を含む。コア絶縁膜５２は、積層体ＭＬｅ中をＺ方向に延びる。半導体膜５１は、積層体ＭＬｅとコア絶縁膜５２との間に設けられている。
メモリ膜ＭＦは、ピラーＰＬと積層体ＭＬｅとの間に設けられている。メモリ膜ＭＦは、ブロック絶縁層４１、電荷蓄積層４２及びトンネル絶縁層４３を含む。
ブロック絶縁層４１は、ピラーＰＬと積層体ＭＬｅとの間に設けられている。トンネル絶縁層４３は、ピラーＰＬとブロック絶縁層４１との間に設けられている。電荷蓄積層４２は、ブロック絶縁層４１とトンネル絶縁層４３との間に設けられている。ピラーＰＬ及びメモリ膜ＭＦは、ホールＭＨ内に設けられる。
図６（ｂ）に示すように、半導体装置３１０に導電層ＷＬとピラーＰＬとの間にメモリセルが形成される。半導体装置３１０において、複数の導電層ＷＬとピラーＰＬとの間のそれぞれに、メモリセルが形成される。ホールＭＨにボウイング部分が形成されると、メモリセルの形状が不均一となる。デバイス特性が不均一になる。
ホールＭＨ内に第１膜及び第２膜を形成しない参考例では、ホールＭＨの下側部分をエッチングする際に、マスクパターンに形成されたファセット部分でイオンなどの活性種ＡＳが反跳する。このため、反跳した活性種がホールＭＨの側壁に衝突し、ボーイングが発生し易い。
実施形態においては、第１膜７１及び第２膜７２によってホールＭＨの側壁が保護されている。これにより、ボーイングの発生が抑制される。そして、第１膜及び第２膜のエッチングレートを適切に設定することで、ホールの側壁の浅い部分の第１膜及び第２膜を残した状態で、被加工物上に形成されたこれらの膜を効果的に除去できる。そして、残ったこれらの膜を用いてホールの浅い部分を保護しつつ、ホールの深い部分を広げる。例えば、径の均一性が高い、深いホールを形成できる。均一で高アスペクト比のホールが形成できる。
実施形態によれば、均一で高アスペクト比のホールが形成できる半導体装置の製造方法が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０：基体、 ２１：第１層、 ２２：第２層、 ４１：ブロック絶縁層、 ４２：電荷蓄積層、 ４３：トンネル絶縁層、 ５１：半導体膜、 ５２：コア絶縁膜、 ６１：チャンバ、 ６１ｓ：ガス供給口、 ６１ｖ：排出口、 ６２Ｌ：ステージ、 ６２Ｕ：電極、 ７１：第１膜、 ７２：第２膜、 ９１：層間絶縁層、 ２１０、２２０：処理装置、 ３１０：半導体装置、 ＡＳ：活性種、 ＢＣ１〜ＢＣ３：第１〜第３ブロッキングコンデンサ、 ＭＦ：メモリ膜、 ＭＨ：ホール、 ＭＨｓ１、ＭＨｓ２：第１、第２側壁、 ＭＬ：被加工物、 ＭＬｅ：積層体、 ＭＬｕ：上面、 ＭＰ１：第１マスクパターン、 ＭＰ２：第２マスクパターン、 ＭＳ１：第１マスク膜、 ＭＳ２：第２マスク膜、 Ｐ１〜Ｐ７：第１〜第７プラズマ、 ＰＬ：ピラー、 ＲＦ１〜ＲＦ３：第１〜第３電源、 ＷＬ：導電層

Claims (20)

  1. 第１層、前記第１層の第１方向に積層された第２層、前記第２層の前記第１方向に積層された他の第１層、及び、前記他の第１層の前記第１方向に積層された他の第２層を含む被加工物に前記第１方向に延びるホールを形成し、
    前記被加工物上と、前記ホールの側壁のうちの浅い部分と、に第１膜を形成し、
    前記第１膜の表面に第２膜を形成し、
    前記被加工物上に形成された前記第１膜及び前記第２膜を、第１エッチャントを用いて除去して、前記浅い部分に形成された前記第１膜の少なくとも一部、及び、前記第１膜の前記少なくとも一部の前記表面に形成された前記第２膜の少なくとも一部を残し、
    前記残された前記第１膜の前記少なくとも一部と、前記残された前記第２膜の前記少なくとも一部と、から前記ホール内において露出する前記被加工物の深い部分の少なくとも一部を第２エッチャントを用いて除去する半導体装置の製造方法であって、
    前記第１膜の前記第１エッチャントに対するエッチングレートは、前記第２膜の前記第１エッチャントに対するエッチングレートよりも高い半導体装置の製造方法。
  2. 前記第１層は、シリコン酸化物を含み、
    前記第２層は、シリコン窒化物を含む請求項１記載の半導体装置の製造方法。
  3. 前記第１膜の前記形成は、前記第１膜を炭化水素を含むガスを用いて形成することを含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１膜の前記形成は、前記第１膜をメタンを含むガスを用いて形成することを含む、請求項１または２に記載の半導体装置の製造方法。
  5. 前記第２膜の前記形成は、前記第２膜を、六フッ化タングステン、六フッ化モリブデン、六フッ化レニウム、六フッ化イリジウム、六フッ化プラチナ、四塩化チタン、四酸化ルテニウム及びトリメチルアンモニウムからなる群より選択された少なくとも１つと、酸素ガスと、を含むガスを用いて形成する、請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記第１膜は、炭素膜を含み、
    前記第２膜は、酸化金属膜を含む請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  7. 前記酸化金属膜に含まれる金属元素は、タングステン、モリブデン、チタン、アルミニウム、レニウム、イリジウム、プラチナ及びルテニウムからなる群より選択された少なくとも１つ以上を含む、請求項６記載の半導体装置の製造方法。
  8. 前記第２膜の前記形成は、前記第１膜の前記形成が行われるチャンバで実施される、請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
  9. 前記第１エッチャントを用いた前記除去は、前記チャンバで実施される、請求項８記載の半導体装置の製造方法。
  10. 前記第１膜の前記形成において、前記チャンバの内壁の少なくとも一部に前記第１膜の一部が形成され、
    前記第２膜の前記形成において、前記チャンバの前記内壁の前記少なくとも一部に形成された前記第１膜の前記一部の表面の少なくとも一部に、前記第２膜の一部が形成される請求項９記載の半導体装置の製造方法。
  11. 前記第１エッチャントを用いた前記除去は、
    前記チャンバの前記内壁の前記少なくとも一部に形成された前記第１膜の前記一部の少なくとも一部、及び、
    前記チャンバの前記内壁の前記少なくとも一部に形成された前記第１膜の前記一部の前記表面の少なくとも一部に形成された前記第２膜の前記一部の少なくとも一部を除去することを含む、請求項１０記載の半導体装置の製造方法。
  12. 前記第２エッチャントを用いた前記除去は、前記チャンバ内で実施される、請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記ホールの前記形成は、前記チャンバで実施される、請求項８〜１２のいずれか１つに記載の半導体装置の製造方法。
  14. 前記第１膜の前記形成は、前記被加工物が配置されたステージに、第１電源から出力される第１電力を供給することを含み、
    前記第２膜の前記形成は、前記ステージに、前記第１電源から出力される第３電力、及び、第２電源から出力される第４電力を供給し、電極に第３電源から出力される第５電力を供給することを含み、前記ステージと前記電極との間に前記被加工物が配置され、前記第３電力の第３周波数は前記第４電力の第４周波数とは異なり、前記第５電力の第５周波数は、前記第３周波数及び前記第４周波数の少なくともいずれかよりも低い、請求項８〜１３のいずれか１つに記載の半導体装置の製造方法。
  15. 前記第５周波数は、前記第３周波数及び前記第４周波数のいずれかと同じ、請求項１４記載の半導体装置の製造方法。
  16. 前記第１エッチャントを用いた前記除去は、前記ステージに、前記第１電源から供給される第６電力及び前記第２電源から供給される第７電力を供給し、前記電極に前記第３電源から第８電力を供給することを含み、前記第６電力の第６周波数は、前記第７電力の第７周波数とは異なり、前記第８電力の第８周波数は、前記第６周波数及び前記第７周波数の少なくともいずれかよりも低い、請求項１４または１５に記載の半導体装置の製造方法。
  17. 前記第８周波数は、前記第６周波数及び前記第７周波数のいずれかと同じ、請求項１６記載の半導体装置の製造方法。
  18. 前記第８周波数は、前記第３周波数及び前記第４周波数のいずれかと同じ、請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記第１エッチャントは、酸素イオン及び水素イオンの少なくともいずれかを含む請求項１〜１８のいずれか１つに記載の半導体装置の製造方法。
  20. 前記第２エッチャントは、フッ素及び炭素を含む請求項１〜１９のいずれか１つに記載の半導体装置の製造方法。
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