JP4416595B2 - エッチング方法及び絶縁膜のパターニング方法 - Google Patents
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Description
本発明は、多孔質の無機低誘電率絶縁材料（以下、「無機ポーラス低誘電率材料」と記す）からなる絶縁膜のエッチング方法及び加工方法に関し、特に当該絶縁膜を配線構造の層間絶縁膜に用いる場合を対象とする。
近時においては、半導体集積回路に対する微細化及び高速化の要請が高まり、配線材料としては低抵抗の銅が、配線間絶縁膜及び層間絶縁膜としては信号遅延を低減するために無機ポーラス低誘電率材料の使用が検討されている。銅をドライエッチングする場合、これにより生成されるＣｕハロゲン化物は蒸気圧が低く、従ってウェーハを高温に加熱する必要がある。しかしながら、レジストマスクがこの高温に耐えられず溶解するという問題があり、銅のパターニングは極めて困難である。そこで、銅配線の加工形成法として、絶縁層に配線形状の溝及び開孔を形成し、これらに銅を埋め込み配線を形成するいわゆるダマシンプロセスが開発された。
しかしながら、無機ポーラス低誘電率材料は、寄生容量が小さく信号遅延を改善できる反面、膜強度が比較的弱く、従ってエッチング処理やアッシング処理によるダメージが大きいという欠点がある。上述のダマシン法では、無機ポーラス低誘電率材料は極めて有力な配線間絶縁材料であり、そのドライエッチング時においてダメージを低減させることが重要な問題として認識されるも、現在のところ未だこの問題を解決する有力な対応策が模索されている現況にある。
本発明は、上記の課題に鑑みてなされたものであり、無機ポーラス低誘電率材料に及ぼすダメージを大幅に低減し、容易且つ確実にビア孔及び配線溝の形成等の加工をすることを可能とするエッチング方法及び絶縁膜の加工方法を提供することを目的とする。
本発明のエッチング方法は、基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、ＣＦ 4 を含有する第１のエッチングガスを用いて、前記第２の絶縁膜をエッチングする工程と、Ｃ 4 Ｆ 6 ，Ｃ 5 Ｆ 8 ，Ｃ 4 Ｆ 8 のいずれかを含有する第２のエッチングガスを用いて、前記第１の絶縁膜をエッチングするとともに、前記第１の絶縁膜及び前記第２の絶縁膜におけるエッチング部位の内壁面にフルオロカーボンポリマー膜を形成する工程とを含む。
本発明の絶縁膜のパターニング方法は、基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなり第１のパターンを有する第１のエッチングマスクを形成する工程と、前記ハードマスクをエッチングし、前記ハードマスクに前記第１のパターンを形成する工程と、ＣＦ 4 を含有する第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第１のパターンを形成する工程と、Ｃ 4 Ｆ 6 ，Ｃ 5 Ｆ 8 ，Ｃ 4 Ｆ 8 のいずれかを含有する第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第１の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、前記第１のエッチングマスクを除去する工程と、前記ハードマスク上に、所定の有機膜からなり第２のパターンを有する第２のエッチングマスクを少なくとも形成する工程と、前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、前記第２のエッチングマスクを除去する工程と、前記ハードマスクを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程とを含み、前記第１のエッチングマスクを除去する際には前記フルオロカーボンポリマー膜を残存させておき、前記第１のエッチングマスクを除去した後、前記第２のエッチングマスクを形成する前に、前記第１のパターンを充填材料で埋め込み、前記第２のエッチングマスクを除去するとともに、前記充填材料及び前記フルオロカーボンポリマー膜を除去する。
本発明の絶縁膜のパターニング方法の他の態様は、基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなり第１のパターンを有する第１のエッチングマスクを形成する工程と、前記ハードマスクをエッチングし、前記ハードマスクに前記第１のパターンを形成する工程と、ＣＦ 4 を含有する第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第１のパターンを形成する工程と、Ｃ 4 Ｆ 6 ，Ｃ 5 Ｆ 8 ，Ｃ 4 Ｆ 8 のいずれかを含有する第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第１の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、前記第１のパターン内を埋め込み前記第１のエッチングマスクを覆うように充填材料を形成する工程と、前記ハードマスク上の前記充填材料及び前記第１のエッチングマスクをエッチングにより共に除去する工程と、前記ハードマスク上に、所定の有機膜からなり第２のパターンを有する第２のエッチングマスクを少なくとも形成する工程と、前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、前記第２のエッチングマスク、前記フルオロカーボンポリマー膜及び前記充填材料を共に除去する工程と、前記ハードマスクを用いて前記第２の絶縁膜のみをエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程とを含む。
本発明によれば、無機ポーラス低誘電率材料に及ぼすダメージを大幅に低減し、容易且つ確実にビア孔及び配線溝の形成等の加工をすることが可能となる。これにより、本発明を例えばダマシン法による銅配線構造の形成に適用することで正確な配線形成を可能とし、半導体集積回路における微細化及び高速化に寄与することができる。
−本発明の基本骨子−
本発明者は、無機ポーラス低誘電率材料の加工時に発生するダメージを精緻に把握するため、Ｃｕ配線構造を構成するビア部と配線部を同時に形成する、いわゆるデュアルダマシン法に無機ポーラス低誘電率材料を配線間絶縁膜として用いて、エッチングガスを変えて、当該ダメージを調べた。
本発明者は、無機ポーラス低誘電率材料の加工時に発生するダメージを精緻に把握するため、Ｃｕ配線構造を構成するビア部と配線部を同時に形成する、いわゆるデュアルダマシン法に無機ポーラス低誘電率材料を配線間絶縁膜として用いて、エッチングガスを変えて、当該ダメージを調べた。
図１は、エッチングガスとしてＣ4Ｆ6を含有するガスを用いて、ポーラスシリカにビア孔をエッチング形成する場合の問題点を示す概略断面図であり、図２は、エッチングガスとしてＣＦ4を含有するガスを用いて、ポーラスシリカにビア孔をエッチング形成する場合の問題点を示す概略断面図である。なお、説明の便宜上、図１及び図２では、デュアルダマシン法による逐次の正確な図示を省略する。ここでは、図１（ａ）及び図２（ａ）に示すように、下層配線１０１上にＳｉＣからなるエッチングストッパー膜１０２を形成し、この上に順にポーラスシリカからなる配線間絶縁膜１０３、後述するようにＳｉＣ、ＳｉＯ2及びＳｉＮからなるハードマスク１０４を形成する。
（１）エッチングガスとしてＣ4Ｆ6を含有するガスを用いる場合
先ず、ハードマスク１０４上に開孔パターンの形成されたレジストマスク１０６を用いて（図１（ｂ））、有機反射防止膜１０５、ハードマスク１０４及び配線間絶縁膜１０３をドライエッチングする（図１（ｃ））。上記のエッチングガスを用いたことによりビア孔１０７の側壁にフルオロカーボンポリマー膜（以下、「ＦＣＰ」膜と記す）１０８が形成され、これが側壁保護膜として機能するものの、膜中に存するマイクロポアにＦＣＰ膜が堆積してエッチングストップが起こり易くなり、ビア孔１０７の底面１０７ａがいわゆるサブトレンチ形状にエッチングされてしまう。
先ず、ハードマスク１０４上に開孔パターンの形成されたレジストマスク１０６を用いて（図１（ｂ））、有機反射防止膜１０５、ハードマスク１０４及び配線間絶縁膜１０３をドライエッチングする（図１（ｃ））。上記のエッチングガスを用いたことによりビア孔１０７の側壁にフルオロカーボンポリマー膜（以下、「ＦＣＰ」膜と記す）１０８が形成され、これが側壁保護膜として機能するものの、膜中に存するマイクロポアにＦＣＰ膜が堆積してエッチングストップが起こり易くなり、ビア孔１０７の底面１０７ａがいわゆるサブトレンチ形状にエッチングされてしまう。
ＦＣＰ膜１０８は、有機反射防止膜１０５及びレジストマスク１０６のアッシング処理による除去及びウェット処理（図１（ｄ））から、ハードマスク１０４を配線溝形状に加工し、当該加工用のレジストマスクのアッシング除去まで側壁保護膜として機能する（図１（ｅ））。しかしながら、図１（ｆ）〜（ｉ）に示すように、続くデュアルダマシン法により、配線溝１０９を形成し下層配線１０１までビア孔１０７を延長しても、このサブトレンチ形状はビア孔１０７の底部１０７ａにそのまま反映し、図１（ｉ）のようにビア孔１０７の底部１０７ａにエッチングストッパー膜１０２の残渣１０２ａが残存し、Ｃｕ配線構造と下層配線１０１との確実な接続が困難となる。
（２）エッチングガスとしてＣＦ4を含有するガスを用いる場合
先ず、ハードマスク１０４上に開孔パターンの形成されたレジストマスク１０６を用いて（図２（ｂ））、有機反射防止膜１０５、ハードマスク１０４及び配線間絶縁膜１０３をドライエッチングする（図２（ｃ））。上記のエッチングガスを用いたことにより、（１）のようなサブトレンチ形状は生じないが、ビア孔１０７の側壁にＦＣＰは殆ど堆積しない。そしてこの場合、有機反射防止膜１０５及びレジストマスク１０６のアッシング除去及びウェット処理により、配線間絶縁膜１０３の膜強度が弱く、側壁１０７ｂにＦＣＰ膜が殆ど形成されないため、ビア孔１０７の側壁１０７ｂがいわゆるボーイング形状にエッチングされてしまう（図２（ｄ））。
先ず、ハードマスク１０４上に開孔パターンの形成されたレジストマスク１０６を用いて（図２（ｂ））、有機反射防止膜１０５、ハードマスク１０４及び配線間絶縁膜１０３をドライエッチングする（図２（ｃ））。上記のエッチングガスを用いたことにより、（１）のようなサブトレンチ形状は生じないが、ビア孔１０７の側壁にＦＣＰは殆ど堆積しない。そしてこの場合、有機反射防止膜１０５及びレジストマスク１０６のアッシング除去及びウェット処理により、配線間絶縁膜１０３の膜強度が弱く、側壁１０７ｂにＦＣＰ膜が殆ど形成されないため、ビア孔１０７の側壁１０７ｂがいわゆるボーイング形状にエッチングされてしまう（図２（ｄ））。
図２（ｅ）〜（ｉ）に示すように、続くデュアルダマシン法により、配線溝１０９を形成し下層配線１０１までビア孔１０７を延長しても、このボーイング形状は図２（ｉ）のように配線溝１０９の側壁１０９ａにそのまま反映してしまい、正確な配線溝形成が困難となる。
本発明者は、上記の（１），（２）の結果に鑑み、配線構造を形成するためのパターン（配線溝及びビア孔）を形成する配線間絶縁膜を、無機ポーラス低誘電率膜よりも若干膜強度が強いＳｉＯＣ系の低誘電率絶縁材料（以下、ＳｉＯＣ系低誘電率材料と記す）からなる第１の絶縁膜と、無機ポーラス低誘電率膜からなる第２の絶縁膜とを順次積層してなる２層構造とし、第１の絶縁膜のエッチングにはＣ4Ｆ6（Ｃ5Ｆ8又はＣ4Ｆ8でも良い）を含有するエッチングガスを、第２の絶縁膜のエッチングにはＣＦ4を含有するエッチングガスを、それぞれ用いることに想到した。
図３は、本発明の基本骨子を説明するための概略断面図である。
図３（ａ）に示すように、下層配線１０１上にＳｉＣからなるエッチングストッパー膜１０２を形成し、この上にＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１２と、ポーラスシリカからなる第２の絶縁膜１１３を積層して配線間絶縁膜１１１を形成し、更にＳｉＣ、ＳｉＯ2及びＳｉＮからなるハードマスク１０４を形成する。
図３（ａ）に示すように、下層配線１０１上にＳｉＣからなるエッチングストッパー膜１０２を形成し、この上にＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１２と、ポーラスシリカからなる第２の絶縁膜１１３を積層して配線間絶縁膜１１１を形成し、更にＳｉＣ、ＳｉＯ2及びＳｉＮからなるハードマスク１０４を形成する。
そして、ハードマスク１０４上に開孔パターンの形成されたレジストマスク１０６を用い（図３（ｂ））、ＣＦ4を含有するガスをエッチングガスとして、有機反射防止膜１０５、ハードマスク１０４及び第２の絶縁膜１１３をドライエッチングする（図３（ｃ））。
続いて、Ｃ4Ｆ6を含有するガスをエッチングガスとして、第１の絶縁膜１１２をドライエッチングする（図３（ｄ））。ここで、上記のエッチングガスを用いたことによりビア孔１０７の側壁にＦＣＰ膜１０８が形成され、これが側壁保護膜として機能する。しかも、第１の絶縁膜１１２はマイクロポアを有しないため、第１の絶縁膜１１２に形成されたビア孔１０７の底面１０７ａにサブトレンチ形状は生じない。
そして、有機反射防止膜１０５及びレジストマスク１０６をアッシング処理により除去した後、ウェット処理を施す。このとき、レジストマスク１０６と共にＦＣＰ膜１０８を除去するようにしても良く（図３（ｅ））、またこれを残存させるようにしても良い。当該アッシング処理及びウェット処理の時、ＦＣＰ膜１０８が側壁保護膜として機能するので、第２の絶縁膜１１３に形成されたビア孔１０７の側壁にボーイング形状は生じない。以上のように、配線間絶縁膜１１１には第２の絶縁膜１１３から第１の絶縁膜１１２にかけて、サブトレンチ形状やボーイング形状などの不都合を生ぜしめることなくビア孔１０７が形成される。
なお、第１の絶縁膜１１２及び第２の絶縁膜１１３からなる２層構造の配線間絶縁膜１１１を形成しても、配線間絶縁膜１１１のエッチングにＣＦ4を含有するエッチングガスを用いたのでは、ＦＣＰ膜からなる側壁保護膜が殆ど形成されないため、図４に示すように、有機反射防止膜１０５及びレジストマスク１０６のアッシング処理及びウェット処理の際に、ビア孔１０７の側壁１０７ｂがボーイング形状となる。
−本発明を適用した具体的な諸実施形態−
以下、本発明をデュアルダマシン法による配線構造に適用した諸実施形態について説明する。本発明は、シングルダマシン加工及びデュアルダマシン加工の双方に適用可能であるが、ここでは、配線溝に先立ってビア孔を形成する、いわゆる先ビア方式のデュアルダマシン法について、本発明の適応例を示す。
以下、本発明をデュアルダマシン法による配線構造に適用した諸実施形態について説明する。本発明は、シングルダマシン加工及びデュアルダマシン加工の双方に適用可能であるが、ここでは、配線溝に先立ってビア孔を形成する、いわゆる先ビア方式のデュアルダマシン法について、本発明の適応例を示す。
（第１の実施形態）
図５〜図７は、第１の実施形態による配線構造の形成方法を工程順に示す概略断面図である。この配線構造は、２層の絶縁膜に配線溝及びビア孔が形成される、いわゆるハイブリッド構造である。
図５〜図７は、第１の実施形態による配線構造の形成方法を工程順に示す概略断面図である。この配線構造は、２層の絶縁膜に配線溝及びビア孔が形成される、いわゆるハイブリッド構造である。
先ず、図５（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてナノ・クラスタリング・シリカ（Nano Clustering Silica：ＮＣＳ）からなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
ここで、下層配線１もダマシン法により配線間絶縁膜３と同様の絶縁膜内に形成されたものである。また、配線間絶縁膜３では、第１の絶縁膜１１は第２の絶縁膜１２よりも膜強度が高く、誘電率も若干高い。しかしながら、後述するようにビア孔７の高さを配線溝１０の最小幅よりも１．５倍以上、本実施形態では前者を２００ｎｍ程度、後者を１００ｎｍ程度とする。これにより、配線間絶縁膜の誘電率が高くなることに起因する配線遅延は生じなくなる。
続いて、図５（ｂ）に示すように、有機反射防止膜５を膜厚８０ｎｍ程度に、レジスト６を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト６に孔パターン６ａを形成する。
続いて、図５（ｃ）に示すように、レジスト６をマスクとして、有機反射防止膜５、ハードマスク４、及び配線間絶縁膜３の第１の絶縁膜１１の途中までドライエッチングし、ビア孔７を形成する。このとき、第１の絶縁膜１１をエッチングする際のエッチングガスにより、ビア孔７の側壁には膜厚２ｎｍ〜３ｎｍ程度のＦＣＰ膜８が形成される。
ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴｏｒｒ：以下、「ｍＴ」と記す）／投入パワー（Ｗ）として、有機反射防止膜５がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ａｒ：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、ＳｉＯ2膜１４がＣ4Ｆ6：３０ｓｃｃｍ／Ｏ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／３０ｍＴ／１５００Ｗ、ＳｉＣ膜１３がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、第２の絶縁膜１２がＣＨ4：６０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗ、第１の絶縁膜１１がＣ4Ｈ6：２０ｓｃｃｍ／Ｏ2：１８ｓｃｃｍ／Ｎ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／５０ｍＴ／１０００Ｗとする。
続いて、図５（ｄ）に示すように、高圧で低パワーのアッシング処理、具体的にはＯ2を流量１００ｓｃｃｍ、圧力２５０ｍＴ、投入パワー１００Ｗの条件でアッシング処理し、レジスト６及び有機反射防止膜５を除去する。このとき当該アッシング処理により、ＦＣＰ膜８も除去される。その後、ウェットクリーニング処理（水洗処理等）を行う。
続いて、図５（ｅ）に示すように、ビア孔７を埋め込むように、ハードマスク４上に樹脂９を膜厚０．６μｍ程度に成膜した後、２００℃程度でキュア処理を行う。
続いて、図５（ｆ）に示すように、Ｏ2プラズマを用いて樹脂９の表層をエッチバックし、樹脂９をビア孔７内のみに残す。このときの処理条件は、Ｏ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗとする。
続いて、図６（ａ）に示すように、有機反射防止膜２１を膜厚８０ｎｍ程度に、レジスト２２を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト２２にビア孔７の形成位置と整合するように溝パターン２２ａを形成する。
続いて、図６（ｂ）に示すように、レジスト２２をマスクとして、有機反射防止膜２１及びハードマスク４のＳｉＮ膜１５をドライエッチングする。ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜２１がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗとする。
続いて、図６（ｃ）に示すように、比較的低圧で低パワーのアッシング処理、具体的にはＯ2を流量２００ｓｃｃｍ、圧力３０ｍＴ、投入パワー１００Ｗの条件でアッシング処理し、レジスト２２、有機反射防止膜２１及び樹脂９を除去する。
続いて、図６（ｄ）に示すように、ＳｉＮ膜１５をマスクとして、Ｃ4Ｆ6：３０ｓｃｃｍ／Ｏ2：１５ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／２０ｍＴ／１５００Ｗの条件で、ＳｉＯ2膜１４をドライエッチングする。
続いて、図６（ｅ）に示すように、ＳｉＯ2膜１４及びＳｉＣ膜１３をマスクとして、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：１０ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／１５ｍＴ／３００Ｗの条件で、ＳｉＣ膜１３をドライエッチングする。
続いて、図６（ｆ）に示すように、ＳｉＯ2膜１４及びＳｉＣ膜１３をマスクとして、ＣＦ4：９０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗの条件で、第２の絶縁膜１２をそのビア孔７の形成位置に整合するようにドライエッチングし、配線溝１０を形成する。このとき、図６（ｇ）に示すように、ビア孔７における第１の絶縁膜１１の残りの部分及びエッチングストッパー膜２をドライエッチングし、下層配線１の表面の一部を露出させる。エッチングストッパー膜２のドライエッチングは、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：６ｓｃｃｍ／Ｎ2：８０ｓｃｃｍ／１５ｍＴ／１５０Ｗの条件で行う。このとき、配線溝１０とビア孔７とが一体となって形成され、ビア孔７の高さが２００ｎｍ程度、配線溝１０の最小幅が１００ｎｍ程度となる。その後、ウェットクリーニング処理を行う。
続いて、図７（ａ）に示すように、スパッタ法により、配線溝１０及びビア孔７の内壁面を覆うようにＴａを堆積してバリアメタル膜２３及びＣｕシード膜２４を順次形成する。
続いて、図７（ｂ）に示すように、メッキ法により配線溝１０及びビア孔７を埋め込むようにＣｕ膜２５を堆積する。
続いて、図７（ｃ）に示すように、ＳｉＣ膜１３をストッパーとして、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によりＣｕ膜２５、バリアメタル膜２３及びＳｉＯ2膜１４を研磨して平坦化する。これにより、配線溝１０及びビア孔７をバリアメタル膜２３を介してＣｕ膜２５で埋め込み、下層配線１と電気的に接続されてなる、ビア部２６ａ及び配線部２６ｂからなる配線構造２６を形成する。
しかる後、図７（ｄ）に示すように、配線構造２６を覆うように、再びエッチングストッパー膜２を形成し、更なる上層の配線構造（不図示）を同様に形成する。ここで、下層配線１は下部の配線構造の配線部に相当することになる。
以上説明したように、第１の実施形態によれば、ビア孔７及び配線溝１０をサブトレンチ形状やボーイング形状等の不都合を生ぜしめることなく正確に形成することが可能となり、ダマシン法により所望の配線構造を容易且つ確実に形成することができ、半導体集積回路における微細化及び高速化に寄与することができる。
（第２の実施形態）
本実施形態では、第１の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、ＦＣＰ膜の取り扱いが異なる点で相違する。なお便宜上、第１の実施形態で説明した構成部材等については同符号を記す。
本実施形態では、第１の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、ＦＣＰ膜の取り扱いが異なる点で相違する。なお便宜上、第１の実施形態で説明した構成部材等については同符号を記す。
図８及び図９は、第２の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
先ず、図８（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
先ず、図８（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
ここで、下層配線１もダマシン法により配線間絶縁膜３と同様の絶縁膜内に形成されたものである。また、配線間絶縁膜３では、第１の絶縁膜１１は第２の絶縁膜１２よりも膜強度が高く、誘電率も若干高い。しかしながら、後述するようにビア孔７の高さを配線溝１０の最小幅よりも１．５倍以上、本実施形態では前者を２００ｎｍ程度、後者を１００ｎｍ程度とする。これにより、配線間絶縁膜の誘電率が高くなることに起因する配線遅延は生じなくなる。
続いて、図８（ｂ）に示すように、有機反射防止膜５を膜厚８０ｎｍ程度に、レジスト６を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト６に孔パターン６ａを形成する。
続いて、図８（ｃ）に示すように、レジスト６をマスクとして、有機反射防止膜５、ハードマスク４、及び配線間絶縁膜３の第１の絶縁膜１１の途中までドライエッチングし、ビア孔７を形成する。このとき、第１２の絶縁膜１１をエッチングする際のエッチングガスにより、ビア孔７の側壁には膜厚２ｎｍ〜３ｎｍ程度のＦＣＰ膜８が形成される。
ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜５がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ａｒ：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、ＳｉＯ2膜１４がＣ4Ｆ6：３０ｓｃｃｍ／Ｏ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／３０ｍＴ／１５００Ｗ、ＳｉＣ膜１３がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、第２の絶縁膜１２がＣＨ4：６０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗ、第１の絶縁膜１１がＣ4Ｈ6：２０ｓｃｃｍ／Ｏ2：１８ｓｃｃｍ／Ｎ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／５０ｍＴ／１０００Ｗとする。
続いて、図８（ｄ）に示すように、高圧で低パワーのアッシング処理、具体的には、ＦＣＰ膜８を残存させる条件として、Ｏ2：３００ｓｃｃｍ／３００ｍＴ／１００Ｗの条件でアッシング処理し、レジスト６及び有機反射防止膜５を除去する。このとき当該アッシング処理によっても、ＦＣＰ膜８が残存する。その後、ウェットクリーニング処理、ここでは水洗処理を行う。この水洗処理では、ＦＣＰ膜８が除去されることなく、またポイゾニング等の不都合も発生しない。
続いて、図８（ｅ）に示すように、ビア孔７をＦＣＰ膜８を介して埋め込むように、ハードマスク４上に樹脂９を膜厚０．６μｍ程度に成膜した後、２００℃程度でキュア処理を行う。
続いて、図８（ｆ）に示すように、Ｏ2プラズマを用いて樹脂９の表層をエッチバックし、樹脂９をビア孔７内のみに残す。このときの処理条件は、Ｏ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗとする。
続いて、図９（ａ）に示すように、有機反射防止膜２１を膜厚８０ｎｍ程度に、レジスト２２を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト２２にビア孔７の形成位置と整合するように溝パターン２２ａを形成する。
続いて、図９（ｂ）に示すように、レジスト２２をマスクとして、有機反射防止膜２１及びハードマスク４のＳｉＮ膜１５をドライエッチングする。ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜２１がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗとする。
続いて、図９（ｃ）に示すように、比較的高圧で低パワーのアッシング処理、具体的にはＯ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗの条件でアッシング処理し、レジスト２２、有機反射防止膜２１及び樹脂９を除去する。このとき、当該アッシング処理によりＦＣＰ膜８も除去される。
続いて、図９（ｄ）に示すように、ＳｉＮ膜１５をマスクとして、Ｃ4Ｆ6：３０ｓｃｃｍ／Ｏ2：１５ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／２０ｍＴ／１５００Ｗの条件で、ＳｉＯ2膜１４をドライエッチングする。
続いて、図９（ｅ）に示すように、ＳｉＯ2膜１４をマスクとして、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：１０ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／１５ｍＴ／３００Ｗの条件で、ＳｉＣ膜１３をドライエッチングする。
続いて、図９（ｆ）に示すように、ＳｉＯ2膜１４及びＳｉＣ膜１３をマスクとして、ＣＦ4：９０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗの条件で、第２の絶縁膜１２をそのビア孔７の形成位置に整合するようにドライエッチングし、配線溝１０を形成する。このとき、図９（ｇ）に示すように、ビア孔７における第１の絶縁膜１１の残りの部分及びエッチングストッパー膜２をドライエッチングし、下層配線１の表面の一部を露出させる。エッチングストッパー膜２のドライエッチングは、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：６ｓｃｃｍ／Ｎ2：８０ｓｃｃｍ／１５ｍＴ／１５０Ｗの条件で行う。このとき、配線溝１０とビア孔７とが一体となって形成され、ビア孔７の高さが２００ｎｍ程度、配線溝１０の最小幅が１００ｎｍ程度となる。その後、ウェットクリーニング処理を行う。
しかる後、第１の実施形態と同様に、図７（ａ）〜（ｃ）の各工程を経て、配線溝１０及びビア孔７をバリアメタル膜２３を介してＣｕ膜２５で埋め込み、下層配線１と電気的に接続されてなる、ビア部２６ａ及び配線部２６ｂからなる配線構造２６を形成する。そして、図７（ｄ）のように、配線構造２６を覆うように、再びエッチングストッパー膜２を形成し、更なる上層の配線構造（不図示）を同様に形成する。ここで、下層配線１は下部の配線構造の配線部に相当することになる。
以上説明したように、第２の実施形態によれば、ビア孔７及び配線溝１０をサブトレンチ形状やボーイング形状等の不都合を生ぜしめることなく正確に形成することが可能となり、ダマシン法により所望の配線構造を容易且つ確実に形成することができる。更に、ビア孔７の形成後にＦＣＰ膜８を残存させておくため、ビア孔７の側壁が確実に保護されることになる。これにより、半導体集積回路における微細化及び高速化に寄与することができる。
（第３の実施形態）
本実施形態では、第２の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、ビア孔形成時に用いたレジストを除去することなく次工程で用いる点で相違する。なお便宜上、第２の実施形態で説明した構成部材等については同符号を記す。
本実施形態では、第２の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、ビア孔形成時に用いたレジストを除去することなく次工程で用いる点で相違する。なお便宜上、第２の実施形態で説明した構成部材等については同符号を記す。
図１０及び図１１は、第３の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
先ず、図１０（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
先ず、図１０（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
ここで、下層配線１もダマシン法により配線間絶縁膜３と同様の絶縁膜内に形成されたものである。また、配線間絶縁膜３では、第１の絶縁膜１１は第２の絶縁膜１２よりも膜強度が高く、誘電率も若干高い。しかしながら、後述するようにビア孔７の高さを配線溝１０の最小幅よりも１．５倍以上、本実施形態では前者を２００ｎｍ程度、後者を１００ｎｍ程度とする。これにより、配線間絶縁膜の誘電率が高くなることに起因する配線遅延は生じなくなる。
続いて、図１０（ｂ）に示すように、有機反射防止膜５を膜厚８０ｎｍ程度に、レジスト６を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト６に孔パターン６ａを形成する。
続いて、図１０（ｃ）に示すように、レジスト６をマスクとして、有機反射防止膜５、ハードマスク４、及び配線間絶縁膜３の第１の絶縁膜１１の途中までドライエッチングし、ビア孔７を形成する。このとき、第１２の絶縁膜１１をエッチングする際のエッチングガスにより、ビア孔７の側壁には膜厚２ｎｍ〜３ｎｍ程度のＦＣＰ膜８が形成される。
ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜５がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ａｒ：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、ＳｉＯ2膜１４がＣ4Ｆ6：３０ｓｃｃｍ／Ｏ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／３０ｍＴ／１５００Ｗ、ＳｉＣ膜１３がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、第２の絶縁膜１２がＣＨ4：６０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗ、第１の絶縁膜１１がＣ4Ｈ6：２０ｓｃｃｍ／Ｏ2：１８ｓｃｃｍ／Ｎ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／５０ｍＴ／１０００Ｗとする。
続いて、図１０（ｄ）に示すように、レジスト６及び有機反射防止膜５を除去することなく、ビア孔７をＦＣＰ膜８を介して埋め込むように、レジスト６上に樹脂９を膜厚１μｍ程度に厚く成膜する。
続いて、図１０（ｅ）に示すように、Ｏ2プラズマを用いて樹脂９の表層及びレジスト６をエッチバックし、樹脂９をビア孔７内のみに残し、同時にレジスト６を除去する。このときの処理条件は、Ｏ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗとする。ここで、レジスト６を完全に灰化除去することが好適であることから、レジスト６は樹脂９よりもアッシングレートが高いことが望ましい。
続いて、図１１（ａ）に示すように、有機反射防止膜２１を膜厚８０ｎｍ程度に、レジスト２２を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト２２にビア孔７の形成位置と整合するように溝パターン２２ａを形成する。
続いて、図１１（ｂ）に示すように、レジスト２２をマスクとして、有機反射防止膜２１及びハードマスク４のＳｉＮ膜１５をドライエッチングする。ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜２１がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗとする。
続いて、図１１（ｃ）に示すように、比較的低圧で低パワーのアッシング処理、具体的にはＯ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗの条件でアッシング処理し、レジスト２２、有機反射防止膜２１及び樹脂９を除去する。このとき、当該アッシング処理によりＦＣＰ膜８も除去される。
続いて、図１１（ｄ）に示すように、ＳｉＮ膜１５をマスクとして、Ｃ4Ｆ6：３０ｓｃｃｍ／Ｏ2：１５ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／２０ｍＴ／１５００Ｗの条件で、ＳｉＯ2膜１４をドライエッチングする。
続いて、図１１（ｅ）に示すように、ＳｉＯ2膜１４をマスクとして、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：１０ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／１５ｍＴ／３００Ｗの条件で、ＳｉＣ膜１３をドライエッチングする。
続いて、図１１（ｆ）に示すように、ＳｉＯ2膜１４及びＳｉＣ膜１３をマスクとして、ＣＦ4：９０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗの条件で、第２の絶縁膜１２をそのビア孔７の形成位置に整合するようにドライエッチングし、配線溝１０を形成する。このとき、図１１（ｇ）に示すように、ビア孔７における第１の絶縁膜１１の残りの部分及びエッチングストッパー膜２をドライエッチングし、下層配線１の表面の一部を露出させる。エッチングストッパー膜２のドライエッチングは、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：６ｓｃｃｍ／Ｎ2：８０ｓｃｃｍ／１５ｍＴ／１５０Ｗの条件で行う。このとき、配線溝１０とビア孔７とが一体となって形成され、ビア孔７の高さが２００ｎｍ程度、配線溝１０の最小幅が１００ｎｍ程度となる。その後、ウェットクリーニング処理を行う。
しかる後、第１の実施形態と同様に、図７（ａ）〜（ｃ）の各工程を経て、配線溝１０及びビア孔７をバリアメタル膜２３を介してＣｕ膜２５で埋め込み、下層配線１と電気的に接続されてなる、ビア部２６ａ及び配線部２６ｂからなる配線構造２６を形成する。そして、図７（ｄ）のように、配線構造２６を覆うように、再びエッチングストッパー膜２を形成し、更なる上層の配線構造（不図示）を同様に形成する。ここで、下層配線１は下部の配線構造の配線部に相当することになる。
以上説明したように、第３の実施形態によれば、ビア孔７及び配線溝１０をサブトレンチ形状やボーイング形状等の不都合を生ぜしめることなく正確に形成することが可能となり、ダマシン法により所望の配線構造を容易且つ確実に形成することができる。更に、レジスト６を除去せずに樹脂９を形成するため、工程数が削減されて効率の良いプロセスが実現する。これにより、半導体集積回路における微細化及び高速化に寄与することができる。
（第４の実施形態）
本実施形態では、第２の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、配線溝形成の際に用いるレジストを３層構造のものとする点で相違する。なお便宜上、第２の実施形態で説明した構成部材等については同符号を記す。
本実施形態では、第２の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、配線溝形成の際に用いるレジストを３層構造のものとする点で相違する。なお便宜上、第２の実施形態で説明した構成部材等については同符号を記す。
図１２及び図１３は、第２の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
先ず、図１２（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
先ず、図１２（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜３を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
ここで、下層配線１もダマシン法により配線間絶縁膜３と同様の絶縁膜内に形成されたものである。また、配線間絶縁膜３では、第１の絶縁膜１１は第２の絶縁膜１２よりも膜強度がが、誘電率も若干高い。しかしながら、後述するようにビア孔７の高さを配線溝１０の最小幅よりも１．５倍以上、本実施形態では前者を２００ｎｍ程度、後者を１００ｎｍ程度とする。これにより、配線間絶縁膜の誘電率が高くなることに起因する配線遅延は生じなくなる。
続いて、図１２（ｂ）に示すように、有機反射防止膜５を膜厚８０ｎｍ程度に、レジスト６を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト６に孔パターン６ａを形成する。
続いて、図１２（ｃ）に示すように、レジスト６をマスクとして、有機反射防止膜５、ハードマスク４、及び配線間絶縁膜３の第１の絶縁膜１１の途中までドライエッチングし、ビア孔７を形成する。このとき、第１２の絶縁膜１１をエッチングする際のエッチングガスにより、ビア孔７の側壁には膜厚２ｎｍ〜３ｎｍ程度のＦＣＰ膜８が形成される。
ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜５がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ａｒ：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、ＳｉＯ2膜１４がＣ4Ｆ6：３０ｓｃｃｍ／Ｏ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／３０ｍＴ／１５００Ｗ、ＳｉＣ膜１３がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、第２の絶縁膜１２がＣＨ4：６０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗ、第１の絶縁膜１１がＣ4Ｈ6：２０ｓｃｃｍ／Ｏ2：１８ｓｃｃｍ／Ｎ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／５０ｍＴ／１０００Ｗとする。
続いて、図１２（ｄ）に示すように、高温で低パワーのアッシング処理、具体的には、ＦＣＰ膜８を残存させる条件として、Ｏ2：３００ｓｃｃｍ／３００ｍＴ／１００Ｗの条件でアッシング処理し、レジスト６及び有機反射防止膜５を除去する。このとき当該アッシング処理によっても、ＦＣＰ膜８が残存する。その後、ウェットクリーニング処理、ここでは水洗処理を行う。この水洗処理では、ＦＣＰ膜８が除去されることなく、またポイゾニング等の不都合も発生しない。
続いて、図１２（ｅ）に示すように、ビア孔７をＦＣＰ膜８を介して埋め込むように、ハードマスク４上に樹脂９を膜厚１μｍ程度に厚く成膜した後、２００℃程度でキュア処理を行う。
続いて、図１２（ｆ）に示すように、樹脂９上にＳＯＧ（Spin On Glass）膜３１を膜厚０．０５μｍ程度に塗布形成し、更にレジスト３２を膜厚０．３μｍ程度に塗布形成する。これにより、樹脂９、ＳＯＧ膜３１及びレジスト３２からなる３層構造レジスト３３が形成される。
続いて、図１３（ａ）に示すように、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト３２にビア孔７の形成位置と整合するように溝パターン３２ａを形成する。このとき、レジスト３２下にはＳＯＧ膜３１及び樹脂９が存するため、優れた平坦性が確保され、正確なフォトリソグラフィーが可能となる。
続いて、図１３（ｂ）に示すように、レジスト３２をマスクとして、ＳＯＧ膜３１、樹脂９及びハードマスク４のＳｉＮ膜１５をドライエッチングする。ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、ＳＯＧ膜３１がＣＦ4：１００ｓｃｃｍ／ＣＨＦ3：５０ｓｃｃｍ／５０ｍＴ／３００Ｗ、樹脂９がＨＨ3：３００ｓｃｃｍ／１００ｍＴ／２００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗとする。
続いて、図１３（ｃ）に示すように、比較的低圧で低パワーのアッシング処理、具体的にはＯ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗの条件でアッシング処理し、レジスト３２、ＳＯＧ膜３１及び樹脂９を除去する。このとき、当該アッシング処理によりＦＣＰ膜８も除去される。
続いて、図１３（ｄ）に示すように、ＳｉＮ膜１５をマスクとして、Ｃ4Ｆ6：３０ｓｃｃｍ／Ｏ2：１５ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／２０ｍＴ／１５００Ｗの条件で、ＳｉＯ2膜１４をドライエッチングする。
続いて、図１３（ｅ）に示すように、ＳｉＯ2膜１４をマスクとして、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：１０ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／１５ｍＴ／３００Ｗの条件で、ＳｉＣ膜１３をドライエッチングする。
続いて、図１３（ｆ）に示すように、ＳｉＯ2膜１４及びＳｉＣ膜１３をマスクとして、ＣＦ4：９０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗの条件で、第２の絶縁膜１２をそのビア孔７の形成位置に整合するようにドライエッチングし、配線溝１０を形成する。このとき、図１３（ｇ）に示すように、ビア孔７における第１の絶縁膜１１の残りの部分及びエッチングストッパー膜２をドライエッチングし、下層配線１の表面の一部を露出させる。エッチングストッパー膜２のドライエッチングは、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：６ｓｃｃｍ／Ｎ2：８０ｓｃｃｍ／１５ｍＴ／１５０Ｗの条件で行う。このとき、配線溝１０とビア孔７とが一体となって形成され、ビア孔７の高さが２００ｎｍ程度、配線溝１０の最小幅が１００ｎｍ程度となる。その後、ウェットクリーニング処理を行う。
しかる後、第１の実施形態と同様に、図７（ａ）〜（ｃ）の各工程を経て、配線溝１０及びビア孔７をバリアメタル膜２３を介してＣｕ膜２５で埋め込み、下層配線１と電気的に接続されてなる、ビア部２６ａ及び配線部２６ｂからなる配線構造２６を形成する。そして、図７（ｄ）のように、配線構造２６を覆うように、再びエッチングストッパー膜２を形成し、更なる上層の配線構造（不図示）を同様に形成する。ここで、下層配線１は下部の配線構造の配線部に相当することになる。
以上説明したように、第４の実施形態によれば、ビア孔７及び配線溝１０をサブトレンチ形状やボーイング形状等の不都合を生ぜしめることなく正確に形成することが可能となり、ダマシン法により所望の配線構造を容易且つ確実に形成することができる。更に、３層構造レジスト３３を用いることにより優れた平坦性が確保され、配線溝１０の正確なフォトリソグラフィーが可能となる。これにより、半導体集積回路における微細化及び高速化に寄与することができる。
（第５の実施形態）
本実施形態では、第１の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、配線間絶縁膜３の間に配線溝形成のためのエッチングストッパー膜を形成する点で相違する。なお便宜上、第１の実施形態で説明した構成部材等については同符号を記す。
本実施形態では、第１の実施形態とほぼ同様にデュアルダマシン法により配線構造を形成する一例を開示するが、配線間絶縁膜３の間に配線溝形成のためのエッチングストッパー膜を形成する点で相違する。なお便宜上、第１の実施形態で説明した構成部材等については同符号を記す。
図１４及び図１５は、第５の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
先ず、図１４（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、ＳｉＣからなるエッチングストッパー膜４１を例えば膜厚３０ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜４２を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
先ず、図１４（ａ）に示すように、表面にＭＯＳトランジスタ等の半導体素子が形成されたシリコン基板（共に不図示）上に、Ｃｕ（又はその合金）からなる下層配線１を形成する。そして、プラズマＣＶＤ法等により下層配線１上にＳｉＣからなりＣｕのバリアとしても機能するエッチングストッパー膜２を例えば膜厚３０ｎｍ程度に形成し、この上にプラズマＣＶＤ法等によりＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１を例えば膜厚２００ｎｍ程度に、ＳｉＣからなるエッチングストッパー膜４１を例えば膜厚３０ｎｍ程度に、無機ポーラス低誘電率材料としてＮＣＳからなる第２の絶縁膜１２を塗布法等により例えば膜厚１５０ｎｍ程度に順次積層して配線間絶縁膜４２を形成し、更にプラズマＣＶＤ法等により例えば膜厚５０ｎｍ程度のＳｉＣ膜１３、例えば膜厚１５０ｎｍ程度のＳｉＯ2膜１４及び例えば膜厚７０ｎｍ程度のＳｉＮ膜１５からなるハードマスク４を形成する。
ここで、下層配線１もダマシン法により配線間絶縁膜４２と同様の絶縁膜内に形成されたものである。また、配線間絶縁膜３では、第１の絶縁膜１１は第２の絶縁膜１２よりも膜強度がが、誘電率も若干高い。しかしながら、後述するようにビア孔７の高さを配線溝１０の最小幅よりも１．５倍以上、本実施形態では前者を２００ｎｍ程度、後者を１００ｎｍ程度とする。これにより、配線間絶縁膜の誘電率が高くなることに起因する配線遅延は生じなくなる。
続いて、図１４（ｂ）に示すように、有機反射防止膜５を膜厚８０ｎｍ程度に、レジスト６を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト６に孔パターン６ａを形成する。
続いて、図１４（ｃ）に示すように、レジスト６をマスクとして、有機反射防止膜５、ハードマスク４、及び配線間絶縁膜４２の第１の絶縁膜１１の途中までドライエッチングし、ビア孔７を形成する。このとき、第１２の絶縁膜１１をエッチングする際のエッチングガスにより、ビア孔７の側壁には膜厚２ｎｍ〜３ｎｍ程度のＦＣＰ膜８が形成される。
ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜５がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ａｒ：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、ＳｉＯ2膜１４がＣ4Ｆ6：３０ｓｃｃｍ／Ｏ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／３０ｍＴ／１５００Ｗ、ＳｉＣ膜１３がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗ、第２の絶縁膜１２がＣＨ4：６０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗ、エッチングストッパー膜４１がＣＨ2Ｆ2：３０ｓｃｃｍ／Ｏ2：１０ｓｃｃｍ／Ｎ2：１００ｓｃｃｍ／２０ｍＴ／３００Ｗ、第１の絶縁膜１１がＣ4Ｆ6：２０ｓｃｃｍ／Ｏ2：１８ｓｃｃｍ／Ｎ2：２０ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／５０ｍＴ／１０００Ｗとする。
続いて、図１４（ｄ）に示すように、高圧で低パワーのアッシング処理、具体的にはＯ2を流量１００ｓｃｃｍ、圧力２５０ｍＴ、投入パワー１００Ｗの条件でアッシング処理し、レジスト６及び有機反射防止膜５を除去する。このとき当該アッシング処理により、ＦＣＰ膜８も除去される。その後、ウェットクリーニング処理（水洗処理等）を行う。
続いて、図１４（ｅ）に示すように、ビア孔７を埋め込むように、ハードマスク４上に樹脂９を膜厚０．６μｍ程度に成膜した後、２００℃程度でキュア処理を行う。
続いて、図１４（ｆ）に示すように、Ｏ2プラズマを用いて樹脂９の表層をエッチバックし、樹脂９をビア孔７内のみに残す。このときの処理条件は、Ｏ2を流量２００ｓｃｃｍ、圧力２００ｍＴ、投入パワー１５０Ｗとする。
続いて、図１５（ａ）に示すように、有機反射防止膜２１を膜厚８０ｎｍ程度に、レジスト２２を膜厚２５０ｎｍ程度に順次形成し、フォトリソグラフィー（ＡｒＦ露光を含む）によりレジスト２２にビア孔７の形成位置と整合するように溝パターン２２ａを形成する。
続いて、図１５（ｂ）に示すように、レジスト２２をマスクとして、有機反射防止膜２１及びハードマスク４のＳｉＮ膜１５をドライエッチングする。ここで、各膜のエッチング条件としては、当該条件を、各エッチングガス及びその流量（ｓｃｃｍ）／圧力（ｍＴ）／投入パワー（Ｗ）として、有機反射防止膜２１がＣＨ4：１００ｓｃｃｍ／５０ｍＴ／５００Ｗ、ＳｉＮ膜１５がＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：５ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／２０ｍＴ／３００Ｗとする。
続いて、図１５（ｃ）に示すように、比較的低圧で低パワーのアッシング処理、具体的にはＯ2を流量２００ｓｃｃｍ、圧力３０ｍＴ、投入パワー１００Ｗの条件でアッシング処理し、レジスト２２、有機反射防止膜２１及び樹脂９を除去する。
続いて、図１５（ｄ）に示すように、ＳｉＮ膜１５をマスクとして、Ｃ4Ｆ6：３０ｓｃｃｍ／Ｏ2：１５ｓｃｃｍ／Ａｒ：３００ｓｃｃｍ／２０ｍＴ／１５００Ｗの条件で、ＳｉＯ2膜１４をドライエッチングする。
続いて、図１５（ｅ）に示すように、ＳｉＯ2膜１４をマスクとして、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：１０ｓｃｃｍ／Ｎ2：５０ｓｃｃｍ／１５ｍＴ／３００Ｗの条件で、ＳｉＣ膜１３をドライエッチングする。
続いて、図１５（ｆ）に示すように、エッチングストッパー膜４１を用い、ＳｉＯ2膜１４及びＳｉＣ膜１３をマスクとして、ＣＦ4：９０ｓｃｃｍ／ＣＨＦ3：１００ｓｃｃｍ／Ｎ2：１０ｓｃｃｍ／２００ｍＴ／５００Ｗの条件で、第２の絶縁膜１２をそのビア孔７の形成位置に整合するようにドライエッチングし、配線溝１０を形成する。このとき、図１５（ｇ）に示すように、ビア孔７における第１の絶縁膜１１の残りの部分及びエッチングストッパー膜２をドライエッチングし、下層配線１の表面の一部を露出させる。エッチングストッパー膜２のドライエッチングは、ＣＨ2Ｆ2：２０ｓｃｃｍ／Ｏ2：６ｓｃｃｍ／Ｎ2：８０ｓｃｃｍ／１５ｍＴ／１５０Ｗの条件で行う。このとき、配線溝１０とビア孔７とが一体となって形成され、ビア孔７の高さが２００ｎｍ程度、配線溝１０の最小幅が１００ｎｍ程度となる。その後、ウェットクリーニング処理を行う。
しかる後、第１の実施形態と同様に、図７（ａ）〜（ｃ）の各工程を経て、配線溝１０及びビア孔７をバリアメタル膜２３を介してＣｕ膜２５で埋め込み、下層配線１と電気的に接続されてなる、ビア部２６ａ及び配線部２６ｂからなる配線構造２６を形成する。そして、図７（ｄ）のように、配線構造２６を覆うように、再びエッチングストッパー膜２を形成し、更なる上層の配線構造（不図示）を同様に形成する。ここで、下層配線１は下部の配線構造の配線部に相当することになる。
以上説明したように、第５の実施形態によれば、ビア孔７及び配線溝１０をサブトレンチ形状やボーイング形状等の不都合を生ぜしめることなく正確に形成することが可能となり、ダマシン法により所望の配線構造を容易且つ確実に形成することができる。更に、第２の絶縁膜１２に配線溝１０を形成する際に、エッチングストッパー膜４１を用いることにより、配線溝１０を正確に第２の絶縁膜１２のみに配線溝１０を形成することができる。これにより、半導体集積回路における微細化及び高速化に寄与することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、
第１のエッチングガスを用いて、前記第２の絶縁膜をエッチングする工程と、
第２のエッチングガスを用いて、前記第１の絶縁膜をエッチングするとともに、前記第１の絶縁膜及び前記第２の絶縁膜におけるエッチング部位の内壁面にフルオロカーボンポリマー膜を形成する工程と
を含むことを特徴とするエッチング方法。
第１のエッチングガスを用いて、前記第２の絶縁膜をエッチングする工程と、
第２のエッチングガスを用いて、前記第１の絶縁膜をエッチングするとともに、前記第１の絶縁膜及び前記第２の絶縁膜におけるエッチング部位の内壁面にフルオロカーボンポリマー膜を形成する工程と
を含むことを特徴とするエッチング方法。
（付記２）前記第２のエッチングガスがＣ4Ｆ6、Ｃ5Ｆ8及びＣ4Ｆ8のうちの少なくとも１種を含有するガスであることを特徴とする付記１に記載のエッチング方法。
（付記３）前記第１の絶縁膜は、前記第２の絶縁膜よりも膜強度が高いことを特徴とする付記１又は２に記載のエッチング方法。
（付記４）前記第１の絶縁膜と前記第２の絶縁膜との間に、エッチングストッパー膜を形成することを特徴とする付記１〜３のいずれか１項に記載のエッチング方法。
（付記５）基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、
前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなる第１のエッチングマスクを形成する工程と、
第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に第１のパターンを形成する工程と、
第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第２の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、
前記第１のエッチングマスクを除去する工程と、
前記第２の絶縁膜上に、所定の有機膜からなる第２のエッチングマスクを少なくとも形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、
前記第２のエッチングマスクを除去する工程と、
前記ハードマスクを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程と
を含むことを特徴とする絶縁膜のパターニング方法。
前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなる第１のエッチングマスクを形成する工程と、
第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に第１のパターンを形成する工程と、
第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第２の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、
前記第１のエッチングマスクを除去する工程と、
前記第２の絶縁膜上に、所定の有機膜からなる第２のエッチングマスクを少なくとも形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、
前記第２のエッチングマスクを除去する工程と、
前記ハードマスクを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程と
を含むことを特徴とする絶縁膜のパターニング方法。
（付記６）前記第２のエッチングガスがＣ4Ｆ6、Ｃ5Ｆ8及びＣ4Ｆ8のうちの少なくとも１種を含有するガスであることを特徴とする付記５に記載の絶縁膜のパターニング方法。
（付記７）前記第１の絶縁膜は、前記第２の絶縁膜よりも膜強度が高いことを特徴とする付記５又は６に記載の絶縁膜のパターニング方法。
（付記８）前記第１の絶縁膜と前記第２の絶縁膜との間に、エッチングストッパー膜を形成することを特徴とする付記５〜７のいずれか１項に記載の絶縁膜のパターニング方法。
（付記９）前記第１のエッチングマスクを除去するとともに、前記フルオロカーボンポリマー膜を除去することを特徴とする付記５〜８のいずれか１項に記載の絶縁膜のパターニング方法。
（付記１０）前記第１のエッチングマスクを除去する際には前記フルオロカーボンポリマー膜を残存させておき、前記第２のエッチングマスクを除去するとともに、前記フルオロカーボンポリマー膜を除去することを特徴とする付記５〜８のいずれか１項に記載の絶縁膜のパターニング方法。
（付記１１）前記第２のエッチングマスクを除去した後、水洗処理を行うことを特徴とする付記１０に記載の絶縁膜のパターニング方法。
（付記１２）前記第１のエッチングマスクを除去した後、前記第２のエッチングマスクを形成する前に、前記第１のパターンを充填材料で埋め込み、前記第２のエッチングマスクを除去するとともに、前記充填材料を除去することを特徴とする付記５〜１１のいずれか１項に記載の絶縁膜のパターニング方法。
（付記１３）前記第１のエッチングマスク及び前記第２のエッチングマスクを、灰化処理により除去することを特徴とする付記５〜１２のいずれか１項に記載の絶縁膜のパターニング方法。
（付記１４）基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、
前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなる第１のエッチングマスクを形成する工程と、
第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に第１のパターンを形成する工程と、
第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第２の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、
前記第１のパターン内を埋め込み前記第１のエッチングマスクを覆うように充填材料を形成する工程と、
前記ハードマスク上の前記充填材料及び前記第１のエッチングマスクをエッチングにより共に除去する工程と、
前記第２の絶縁膜上に、所定の有機膜からなる第２のエッチングマスクを少なくとも形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、
前記第２のエッチングマスク、前記フルオロカーボンポリマー膜及び前記充填材料を共に除去する工程と、
前記ハードマスクを用いて前記第２の絶縁膜のみをエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程と
を含むことを特徴とする絶縁膜のパターニング方法。
前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなる第１のエッチングマスクを形成する工程と、
第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に第１のパターンを形成する工程と、
第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第２の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、
前記第１のパターン内を埋め込み前記第１のエッチングマスクを覆うように充填材料を形成する工程と、
前記ハードマスク上の前記充填材料及び前記第１のエッチングマスクをエッチングにより共に除去する工程と、
前記第２の絶縁膜上に、所定の有機膜からなる第２のエッチングマスクを少なくとも形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、
前記第２のエッチングマスク、前記フルオロカーボンポリマー膜及び前記充填材料を共に除去する工程と、
前記ハードマスクを用いて前記第２の絶縁膜のみをエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程と
を含むことを特徴とする絶縁膜のパターニング方法。
（付記１５）前記第２のエッチングマスク、前記フルオロカーボンポリマー膜及び前記充填材料を灰化処理により共に除去することを特徴とする付記１４に記載の絶縁膜のパターニング方法。
１，１０１ 下層配線
２，４１，１０２ エッチングストッパー膜
３，４２，１０３，１１１ 配線間絶縁膜
４，１０４ ハードマスク
５，２１，１０５ 有機反射防止膜
６，２２，３２ レジスト
６ａ 孔パターン
７，１０７ ビア孔
１０７ａ 底面
８，１０８ ＦＣＰ（フルオロカーボンポリマー）膜
９ 樹脂
１０，１０９ 配線溝
１０７ｂ，１０９ａ 側壁
１１，１１２ 第１の絶縁膜
１２，１１３ 第２の絶縁膜
１３ ＳｉＣ膜
１４ ＳｉＯ2膜
１５ ＳｉＮ膜
２２ａ 溝パターン
２３ バリアメタル膜
２４ Ｃｕシード膜
２５ Ｃｕ膜
２６ 配線構造
２６ａ ビア部
２６ｂ 配線部
３１ ＳＯＧ膜
３３ ３層構造レジスト
１０６ レジストマスク
２，４１，１０２ エッチングストッパー膜
３，４２，１０３，１１１ 配線間絶縁膜
４，１０４ ハードマスク
５，２１，１０５ 有機反射防止膜
６，２２，３２ レジスト
６ａ 孔パターン
７，１０７ ビア孔
１０７ａ 底面
８，１０８ ＦＣＰ（フルオロカーボンポリマー）膜
９ 樹脂
１０，１０９ 配線溝
１０７ｂ，１０９ａ 側壁
１１，１１２ 第１の絶縁膜
１２，１１３ 第２の絶縁膜
１３ ＳｉＣ膜
１４ ＳｉＯ2膜
１５ ＳｉＮ膜
２２ａ 溝パターン
２３ バリアメタル膜
２４ Ｃｕシード膜
２５ Ｃｕ膜
２６ 配線構造
２６ａ ビア部
２６ｂ 配線部
３１ ＳＯＧ膜
３３ ３層構造レジスト
１０６ レジストマスク
Claims (3)
- 基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、
ＣＦ 4 を含有する第１のエッチングガスを用いて、前記第２の絶縁膜をエッチングする工程と、
Ｃ 4 Ｆ 6 ，Ｃ 5 Ｆ 8 ，Ｃ 4 Ｆ 8 のいずれかを含有する第２のエッチングガスを用いて、前記第１の絶縁膜をエッチングするとともに、前記第１の絶縁膜及び前記第２の絶縁膜におけるエッチング部位の内壁面にフルオロカーボンポリマー膜を形成する工程と
を含むことを特徴とするエッチング方法。 - 基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、
前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなり第１のパターンを有する第１のエッチングマスクを形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに前記第１のパターンを形成する工程と、
ＣＦ 4 を含有する第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第１のパターンを形成する工程と、
Ｃ 4 Ｆ 6 ，Ｃ 5 Ｆ 8 ，Ｃ 4 Ｆ 8 のいずれかを含有する第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第１の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、
前記第１のエッチングマスクを除去する工程と、
前記ハードマスク上に、所定の有機膜からなり第２のパターンを有する第２のエッチングマスクを少なくとも形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、
前記第２のエッチングマスクを除去する工程と、
前記ハードマスクを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程と
を含み、
前記第１のエッチングマスクを除去する際には前記フルオロカーボンポリマー膜を残存させておき、
前記第１のエッチングマスクを除去した後、前記第２のエッチングマスクを形成する前に、前記第１のパターンを充填材料で埋め込み、
前記第２のエッチングマスクを除去するとともに、前記充填材料及び前記フルオロカーボンポリマー膜を除去することを特徴とする絶縁膜のパターニング方法。 - 基板の上方に、ＳｉＯＣ系の低誘電率絶縁材料からなる第１の絶縁膜と、多孔質の無機低誘電率絶縁材料からなる第２の絶縁膜とを順次積層する工程と、
前記第２の絶縁膜上に、ハードマスク及び所定の有機膜からなり第１のパターンを有する第１のエッチングマスクを形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに前記第１のパターンを形成する工程と、
ＣＦ 4 を含有する第１のエッチングガスを用いて前記第２の絶縁膜をエッチングし、前記第２の絶縁膜に前記第１のパターンを形成する工程と、
Ｃ 4 Ｆ 6 ，Ｃ 5 Ｆ 8 ，Ｃ 4 Ｆ 8 のいずれかを含有する第２のエッチングガスを用いて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜に続いて前記第１の絶縁膜に前記第１のパターンを形成するとともに、前記第１の絶縁膜及び前記第２の絶縁膜における前記第１のパターンの内壁面にフルオロカーボンポリマー膜を形成する工程と、
前記第１のパターン内を埋め込み前記第１のエッチングマスクを覆うように充填材料を形成する工程と、
前記ハードマスク上の前記充填材料及び前記第１のエッチングマスクをエッチングにより共に除去する工程と、
前記ハードマスク上に、所定の有機膜からなり第２のパターンを有する第２のエッチングマスクを少なくとも形成する工程と、
前記ハードマスクをエッチングし、前記ハードマスクに第２のパターンを形成する工程と、
前記第２のエッチングマスク、前記フルオロカーボンポリマー膜及び前記充填材料を共に除去する工程と、
前記ハードマスクを用いて前記第２の絶縁膜のみをエッチングし、前記第２の絶縁膜に前記第２のパターンを形成する工程と
を含むことを特徴とする絶縁膜のパターニング方法。
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Cited By (1)
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|---|---|---|---|---|
| US10026622B2 (en) | 2016-03-16 | 2018-07-17 | Toshiba Memory Corporation | Method for manufacturing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880312B1 (ko) * | 2006-07-25 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 금속 배선 형성 방법 |
| JP5532826B2 (ja) * | 2009-11-04 | 2014-06-25 | 富士通セミコンダクター株式会社 | 半導体素子の製造方法 |
| US8859430B2 (en) * | 2012-06-22 | 2014-10-14 | Tokyo Electron Limited | Sidewall protection of low-K material during etching and ashing |
| JP6357891B2 (ja) * | 2014-06-06 | 2018-07-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US10304725B2 (en) * | 2016-08-26 | 2019-05-28 | Tokyo Electron Limited | Manufacturing methods to protect ULK materials from damage during etch processing to obtain desired features |
| JP7154114B2 (ja) * | 2018-11-14 | 2022-10-17 | 東京エレクトロン株式会社 | 半導体メモリの製造方法 |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10026622B2 (en) | 2016-03-16 | 2018-07-17 | Toshiba Memory Corporation | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006041186A (ja) | 2006-02-09 |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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