JP6357891B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6357891B2
JP6357891B2 JP2014117758A JP2014117758A JP6357891B2 JP 6357891 B2 JP6357891 B2 JP 6357891B2 JP 2014117758 A JP2014117758 A JP 2014117758A JP 2014117758 A JP2014117758 A JP 2014117758A JP 6357891 B2 JP6357891 B2 JP 6357891B2
Authority
JP
Japan
Prior art keywords
film
resin
contact hole
resin film
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014117758A
Other languages
English (en)
Other versions
JP2015231023A (ja
Inventor
毅 河村
毅 河村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2014117758A priority Critical patent/JP6357891B2/ja
Publication of JP2015231023A publication Critical patent/JP2015231023A/ja
Application granted granted Critical
Publication of JP6357891B2 publication Critical patent/JP6357891B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、多層配線構造を有する半導体装置の製造方法に関する。
近年の半導体集積回路の微細化、高密度化にともなって、複数層にわたって配線が形成される多層配線構造が採用されている。デバイスが微細化することで配線遅延の問題が顕在化し、従来のアルミニウム(Al)配線とシリコン酸化物(SiO2)の層間絶縁膜に替えて、より低い電気抵抗の銅(Cu)配線と、低誘電率の層間絶縁膜が用いられている。
Cu配線はドライエッチングによるパターニングが困難なため、一般にダマシン法により形成される。ダマシン法では、平坦化した層間絶縁膜に配線溝を形成し、配線溝内をCu層で埋め込む。コンタクトホールがあらかじめ形成された層間絶縁膜に配線溝を形成して、コンタクトホールと配線溝を一回のCu堆積で埋め込む方法は、デュアルダマシン法と呼ばれている。デュアルダマシン法は、工程削減に有効である。
デュアルダマシン法において、配線溝の形成に先立って、コンタクトホール内に樹脂を充填しUV照射で硬化して、コンタクトホールの底部や下層配線をトライエッチングの影響から保護する方法が知られている(たとえば、特許文献1参照)。
他方、低誘電率層間絶縁膜において、強度とステップカバレッジの双方を実現するために異なる種類の絶縁膜が積層されることも多い。この場合、デュアルダマシン法で形成されるコンタクトホールの深さが深くなる。また、単層の層間絶縁膜でも膜厚が大きい場合は、コンタクトホールの深さが深くなる。
特開2000−188329号公報
発明者らは、コンタクトホール内に樹脂を充填してUV硬化する方法では、コンタクトホールが深い場合に樹脂溶解の問題が生じることを見出した。図1は従来方法で生じる樹脂溶解の問題を説明するための図である。
図1において、単層または複数の絶縁膜が積層された層間絶縁膜111にコンタクトホール112を形成し、コンタクトホール112内を樹脂113で埋め込む(処理(A))。これによりウェハ全面が樹脂113で覆われる。樹脂113に紫外線(UV)照射して硬化する(処理(B))。エッチバックにより層間絶縁膜111上の余分な樹脂を除去する(処理(C))。その後、全面にレジスト114を塗布して、露光および現像により所望の配線溝の形状にパターニングする(処理(D))。
コンタクトホール112が深いと、UV硬化(処理(B))を行ってもコンタクトホール112内の樹脂113が完全に硬化せず、半固体の状態で残る。さらに、エッチバック(処理(C))の条件によっては、レジスト114のパターニング時(処理(D))に現像液で樹脂113が溶解し、コンタクトホール112の底部に溶解樹脂115が残る。樹脂113の溶解と溶解樹脂115の残存は、エッチバックの処理条件によっては樹脂113に架橋構造(変質層)が形成されないためと考えられる。処理(D)の状態では、その後の配線溝の加工工程で、下層の図示しない配線層がダメージを受ける。熱による樹脂の硬化も考えられるが、熱をかけすぎると(たとえば250℃以上)、アミンの影響によりレジストがパターン通りに露光されないポイズニングの問題が生じる。
そこで、配線形成用のレジストパターンを形成する際に、コンタクトホール内に充填された樹脂の溶解を抑制することのできる半導体装置の製造方法を提供することを課題とする。
ひとつの態様では、半導体装置の製造方法は、
半導体基板上の層間絶縁膜にコンタクトホールを形成し、
前記コンタクトホール内および前記層間絶縁膜上に未硬化の樹脂膜を形成し、
前記未硬化の樹脂膜を、周波数0.4MHz以上13.56MHz以下、圧力0.1Pa以上35Pa以下でエッチバックして前記層間絶縁膜上の前記樹脂膜を除去し、
前記エッチバック後に、前記コンタクトホール内の前記樹脂膜を維持した状態で前記層間絶縁膜上に配線溝の形状を有するレジストパターンを形成する
ことを特徴とする。
配線形成用のレジストパターンを形成する際に、コンタクトホール内に充填された樹脂の溶解を抑制することができる。
従来の問題点を説明するための図である。 実施形態の方法を従来法と比較して示す図である。 現像液による樹脂溶解量とエッチバック条件の関係を示す図である。 現像液による樹脂溶解量のRF出力依存性を示す図である。 異なる圧力条件でエッチバックを行ったときのレジストパターニング後の樹脂状態を示す画像である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。
図2(A)は、実施形態の半導体装置の製造方法の基本工程を示す図である。比較のため、図2(B)に従来方法の工程図を示す。実施形態では、層間絶縁膜(たとえばSiOCとTEOSの積層)に形成されたコンタクトホール112内に樹脂113を埋め込んだ後に、低圧かつ低周波の条件でエッチバックを行って余剰の樹脂を除去する。低圧、低周波の条件でのエッチバックにより、現像液に対する耐性が強化された樹脂層117が形成される。したがって、エッチバックに先立って樹脂113の硬化処理を行う必要がない。その後、レジスト114を塗布し、露光、現像によりレジスト114を配線溝(トレンチ)の形状にパターニングする。樹脂膜117は、レジスト114のパターニング後もコンタクトホール内に維持される。
後述するように、低圧、低周波のエッチバック条件で、樹脂113の表面に安定した架橋構造の変質層が形成されると考えられ、露光、現像によるレジスト114のパターニングを経ても、コンタクトホール112内の樹脂膜117が維持される。
エッチバック後に、任意でUV照射およびUVキュアを行ってもよいが、低圧、低周波でのエッチバック処理により構造的に安定した樹脂膜117が得られるので、エッチバック後のUVキュアは必須ではない。エッチバック後にUV照射を行う場合は、コンタクトホール内の樹脂膜117の体積がシュリンクしない程度の弱いUV照射を行う。これにより、現像液に対する樹脂膜117の耐性マージンを向上することができる。
他方、図2(B)の従来工程では、樹脂埋め込み後にUVキュアを行ってから、一般的なエッチバック条件(圧力60Pa程度)でエッチバックを実施する。コンタクトホールが深い場合、UVキュアでコンタクトホール内の樹脂113が完全に硬化しきれない。また、硬化処理後の一般的なエッチバック条件では樹脂113に安定した変質層が形成されず、レジスト114のパターニング時に現像液により樹脂113が溶解する。コンタクトホール内には溶解樹脂115が残り、引き続く配線溝のエッチング工程で下層のCu配線を十分に保護することができない。
図3は、現像液による樹脂溶解量とエッチバック条件の関係を示す図である。四角のマークは600W、2MHzの条件で圧力を変化させたときの樹脂溶解量を示す。丸印は、600W、13.56MHzの条件で圧力を変化させたときの樹脂溶解量を示す。ひし形マークは、450W、2MHzと、150W、27MHzの二周波を印加して圧力を変化させたときの樹脂溶解量を示す。三角マークは、300W、2MHzと、300W、27MHzの二周波を印加して圧力を変化させたときの樹脂溶解量を示す。×印は600W、27MHzの条件で圧力を変化させたときの樹脂溶解量を示す。いずれの場合もトータルのRFパワーは600Wである。
層間絶縁膜のトータルの膜厚を600nm〜1200nmとすると、レジストパターニング時の樹脂溶解量が100nm/min以下であることが望ましい。層間絶縁膜の膜厚がさらに薄い場合(たとえば300nm〜600nmの場合)、樹脂溶解量は50nm/min以下であることが望ましい。図3の結果からすると、エッチバックの圧力が35Pa以下、かつ周波数が13.56MHz以下の場合に、樹脂溶解量を50nm/min以下に抑えられる。二周波を印加する場合は、優勢な周波数または平均周波数が13.56MHz以下であることが望ましい。尚、エッチバックの圧力は、エッチングレートを確保するために、0.1Pa以上が好ましい。周波数は、値が低すぎるとエッチングのエネルギーが高くなりすぎて、層間絶縁膜にダメージを及ぼし、また、コンタクトホールの開口部の角がエッチングされて形が変形してしまうので、0.4MHz以上が好ましい。
図4は、現像液による樹脂溶解量のRF出力依存性を示す図である。この測定結果によると、RFパワーが400W〜800Wの範囲では、樹脂溶解量にRF出力依存性がないことがわかる。データの近似曲線に基づくと、RF出力にかかわらず圧力が40Pa以下で樹脂溶解量が非常に少ない。
図5は、同じ周波数、異なる圧力でエッチバックしたときのコンタクトホール内の樹脂の状態を示す画像である。図5(A)は、13.56MHz、61Paでエッチバックしたときのレジストパターニング後の画像、図5(B)は、13.56MHz、31Paでエッチバックしたときのレジストパターニング後の画像である。
図5(A)は図1(D)の状態に対応し、コンタクトホール内で樹脂が溶解している。これに対し、図5(B)の低圧エッチバックでは、レジストパターニング後もコンタクトホール内に埋め込み樹脂が維持されている。ここからも、13,56MHz以下、かつ35Pa以下の条件が望ましいことがわかる。
図6〜図9は、実施形態の半導体装置の製造工程図である。まず、図6(A)で、図示しない半導体基板上に配線パターン12を形成し、層間絶縁膜11で埋め込んで表面を平坦化する。層間絶縁膜11上に、たとえば膜厚30〜70nmのSiC(炭化ケイ素)膜13を形成する。SiC膜13は、エッチングストッパとして機能するとともに、下層の配線パターン12からのCu拡散を防止する。SiC膜13上に、膜厚300〜1000nmのSiOC膜14と、膜厚30〜150nmのTEOS膜15をこの順で形成する。SiOC膜14とTEOS膜15で積層の層間絶縁膜を構成する。SiOC膜14は低誘電率の絶縁膜であり、層間絶縁膜に機械的強度を付与する。TEOS膜15はステップカバレッジが良好である。TEOS膜15上に、膜厚30〜70nmのSiN膜16を形成する。SiN膜は反射防止膜として機能する。
図6(B)で、SiN膜16上にレジスト18を塗布し、コンタクトホールの形状にパターニングする。レジスト18のパターニングは、通常のフォトリソグラフィ法により行うことができる。
図6(C)で、SiC膜13に到達するコンタクトホール19を形成する。まず、レジスト18をマスクとしてSiN膜16をドライエッチングし、SiN膜16に形成された開口から、TEOS膜15とSiOC膜14をドライエッチングする。SiN膜16のドライエッチングと、TEOS膜15及びSiOC膜14のドライエッチングは、エッチングガスの種類を含むエッチング条件を変更して行う。具体的には、SiC膜13とのエッチング選択比が大きくなる条件で、TEOS膜15とSiOC膜14をエッチングする。SiC膜13はエッチングストッパとして機能し、TEOS膜15とSIOC膜14を貫通するコンタクトホール19が形成される。コンタクトホール19の底部に、SiC膜13が露出する。
図6(D)で、レジスト18を剥離する。
次に、図7(A)で、コンタクトホール19の内部及びSiN膜16上の全面に、樹脂膜21を形成する。樹脂膜21は、たとえばスピンコーティング法で塗布される。
図7(B)で、SiN膜16上の余分な樹脂膜21を未硬化のままエッチバックにより除去する。エッチバックの条件は、周波数13.56MHz以下、圧力35Pa以下である。この例ではRFパワーは600Wとする。このエッチバックにより、樹脂膜21に現像液に対する耐性が付与される。この段階での樹脂膜21は、図2(A)の樹脂膜117と同様に、安定した架橋構造を有する。
図7(C)で、エッチバック後に、任意でUV照射およびUVキュアを行う。上述のように、樹脂膜21はエッチバックによりすでに構造的に安定しているので、ここでのUV照射は樹脂膜21の体積がシュリンクしない程度の弱いUV照射である。このUV照射により、現像液に対する樹脂膜21の耐性が向上する。
図7(D)で、配線溝(トレンチ)のパターンを有するレジストパターン22を形成する。図7(D)は、図5(B)の状態に対応し、レジストパターニング時の露光、現像処理後も、コンタクトホール19内に樹脂膜21が維持される。樹脂膜21により、次工程のトレンチエッチングから下層のSiC膜13や配線パターン12を保護することができる。
次に、図8(A)で、レジストパターン22をマスクとして、配線溝23を形成する。まず、SiN膜16に開口を形成する。エッチング条件を変えて、SiN膜16の開口から、TEOS膜15とSiOC膜14を所定の深さまでエッチングする。このとき、樹脂膜21もエッチング除去する。TEOS膜15やSiOC膜14と同時に樹脂膜21を除去するために、酸素を含有するガスを用いたプラズマエッチングを行う。酸素含有ガスを用いたプラズマエッチングにより、レジストパターン22も一部除去されて、その膜厚が減少する。
図8(B)で、コンタクトホール内19に残る樹脂膜21と、マスクとして用いたレジストパターン22を除去する。樹脂膜21およびレジストパターン22は、酸素プラズマ中でのアッシングにより除去される。
図8(C)で、コンタクトホール19の底部に露出するSiC膜13をドライエッチングで除去する。これにより、コンタクトホール19の底部に、配線パターン12が露出する。
図8(D)で、コンタクトホール19の内壁を含む全面に、バリア膜25を形成する。バリア膜25は、層間絶縁膜(TEOS膜15及びSiOC膜14)へのCuの拡散を防止するための膜である。バリア膜25の材料としてTi,TiN、Ta、TaN等を用いることができる。SiN膜16上に形成されたバリア膜25は除去してもよい。
次に、図9(A)で、バリア膜25上に図示しないCuシード層をスパッタリング法で形成し、電界めっきによりコンタクトホールおよび配線溝を埋め込むCu膜26を形成する。
最後に、図9(B)で、SiN膜16上の余剰のCu膜26を化学機械研磨(CMP)により除去する。これにより、デュアルダマシン配線27を有する半導体装置10が作製される。
このように、低周波、低圧の条件で樹脂のエッチバックを行うことで現像液に対する耐性を樹脂に与え、高温の熱処理による樹脂硬化を行わなくても、レジストパターニングを行うことができる。また、エッチバックに先立って、UV照射とUV硬化を行う必要がない。エッチバック後に、埋め込み樹脂がシュリンクしない程度の弱いUV照射を行う場合は、現像液に対する耐性を向上することができる。これにより、デュアルダマシン配線形成過程で、コンタクトホール内の樹脂溶解を抑制し、下層の配線パターンへのダメージを抑制することができる。
10 半導体装置
12 配線パターン
14 SiOC膜(層間絶縁膜)
15 TEO膜(層間絶縁膜)
19 コンタクトホール
21 樹脂膜
22 レジストパターン
27 デュアルダマシン配線
117 架橋構造を有する樹脂膜

Claims (8)

  1. 半導体基板上の層間絶縁膜にコンタクトホールを形成し、
    前記コンタクトホール内および前記層間絶縁膜上に未硬化の樹脂膜を形成し、
    前記未硬化の樹脂膜を、周波数0.4MHz以上13.56MHz以下、圧力0.1Pa以上35Pa以下でエッチバックして前記層間絶縁膜上の前記樹脂膜を除去し、
    前記エッチバック後に、前記コンタクトホール内の前記樹脂膜を維持した状態で前記層間絶縁膜上に配線溝の形状を有するレジストパターンを形成する
    ことを特徴とする半導体装置の製造方法。
  2. 前記エッチバック後、かつ前記レジストパターンの形成前に、前記コンタクトホール内の前記樹脂膜に紫外線照射を行うことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記紫外線照射は前記樹脂膜の体積がシュリンクしない強度で行われることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記エッチバックの高周波パワーは400〜800Wであることを特徴とする請求項1に記載の半導体装置の製造方法。
  5. 前記エッチバックにより、前記コンタクトホール内の前記樹脂膜に架橋構造が形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 前記エッチバック後の前記樹脂膜の、前記レジストパターンの形成に用いられる現像液に対する溶解量は、50nm/以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
  7. 前記エッチバック後の前記樹脂膜の前記現像液に対する溶解量は、前記エッチバックの高周波パワーが400〜800Wの範囲内で、前記高周波パワーに依存しないことを特徴とする請求項に記載の半導体装置の製造方法。
  8. 前記レジストパターンをマスクとして、前記層間絶縁膜に配線溝を形成し、
    前記レジストパターン及び前記コンタクトホール内の前記樹脂膜を除去してデュアルダマシン配線を形成する、
    ことを特徴とする請求項1〜のいずれか1項に記載の半導体装置の製造方法。
JP2014117758A 2014-06-06 2014-06-06 半導体装置の製造方法 Expired - Fee Related JP6357891B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014117758A JP6357891B2 (ja) 2014-06-06 2014-06-06 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014117758A JP6357891B2 (ja) 2014-06-06 2014-06-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015231023A JP2015231023A (ja) 2015-12-21
JP6357891B2 true JP6357891B2 (ja) 2018-07-18

Family

ID=54887647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014117758A Expired - Fee Related JP6357891B2 (ja) 2014-06-06 2014-06-06 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6357891B2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5731924B2 (ja) * 1973-11-22 1982-07-07
JP4050631B2 (ja) * 2003-02-21 2008-02-20 株式会社ルネサステクノロジ 電子デバイスの製造方法
KR20070009729A (ko) * 2004-05-11 2007-01-18 어플라이드 머티어리얼스, 인코포레이티드 불화탄소 에칭 화학반응에서 H2 첨가를 이용한탄소-도핑-Si 산화물 에칭
JP4416595B2 (ja) * 2004-07-27 2010-02-17 富士通マイクロエレクトロニクス株式会社 エッチング方法及び絶縁膜のパターニング方法
JP4492949B2 (ja) * 2004-11-01 2010-06-30 ルネサスエレクトロニクス株式会社 電子デバイスの製造方法

Also Published As

Publication number Publication date
JP2015231023A (ja) 2015-12-21

Similar Documents

Publication Publication Date Title
US8450212B2 (en) Method of reducing critical dimension process bias differences between narrow and wide damascene wires
TWI234798B (en) Method for manufacturing semiconductor device
JP2006128543A (ja) 電子デバイスの製造方法
JP2005328065A (ja) デュアルダマシン配線の形成方法
JP4492949B2 (ja) 電子デバイスの製造方法
CN106952863B (zh) 半导体器件的形成方法
WO2007116964A1 (ja) 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置
JP2006128542A (ja) 電子デバイスの製造方法
JPWO2007043634A1 (ja) 多層配線の製造方法
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP6357891B2 (ja) 半導体装置の製造方法
US9018097B2 (en) Semiconductor device processing with reduced wiring puddle formation
JP2006041186A (ja) エッチング方法及び絶縁膜のパターニング方法
JP4797821B2 (ja) 半導体装置の製造方法
JP2008041783A (ja) 半導体装置の製造方法
KR100657746B1 (ko) 반도체 소자의 비아 홀 형성 방법
KR100996160B1 (ko) 반도체 소자의 커패시터 제조방법
JP2007036067A (ja) 半導体装置の製造方法
JP4768732B2 (ja) 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置
JP2004221191A (ja) 半導体装置の製造方法
JP2005294722A (ja) 半導体装置および半導体装置の製造方法
JP2014022694A (ja) 半導体装置およびその製造方法
JP2006294770A (ja) 半導体装置の製造方法および半導体装置
JP2010245156A (ja) 半導体装置の製造方法
JP2007149953A (ja) 半導体製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180522

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180604

R150 Certificate of patent or registration of utility model

Ref document number: 6357891

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees