KR100996160B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

반도체 소자의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 본 발명의 사상은 구리 금속배선이 구비된 제1 층간 절연막을 패터닝하고 금속물질을 형성하여, 상기 구리금속배선과 접촉하는 제1 비아를 형성하는 단계, 상기 제1 비아가 포함된 결과물 전면에 MIM 커패시터 패턴을 형성하는 단계, 상기 결과물 전면에 제1 식각정지막 및 제3 층간 절연막을 형성하는 단계, 상기 제3 층간 절연막, 제1 식각 정지막 및 제2 층간 절연막을 패터닝하여 제2 비아홀을 형성하는 단계, 상기 제3 층간 절연막 및 제1 식각정지막을 패터닝하여 상기 제2 비아홀과 연결되는 제1 금속배선 트렌치 및 상기 MIM 커패시터를 노출하는 제2 금속배선 트렌치를 각각 형성하는 단계, 상기 형성된 제1 금속배선 트렌치, 제2 금속배선 트렌치 및 제2 비아홀에 금속물질을 형성하여, 제1 금속배선, 제2 금속배선 및 제2 비아를 형성하는 단계, 상기 제1 금속배선, 상기 제2 금속배선 및 상기 제2 비아가 포함된 결과물 전면에 제2 확산방지막, 제4 층간 절연막, 제2 식각정지막 및 제5 층간 절연막을 순차적으로 형성하고, 이를 패터닝한 후 금속물질을 형성하여 제3 비아 및 제3 금속배선과, 제4 비아 및 제4 금속배선을 형성하는 단계를 포함한다.
금속배선

Description

반도체 소자의 커패시터 제조방법{Method of manufacturing a capacitor in a semiconductor devices}
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 제1 층간 절연막 12: 구리금속배선
14: 제1 확산방지막 16: 제2 층간 절연막
V1: 제1 비아 C.P: MIM 커패시터 패턴
20: 제1 식각정지막 22: 제3 층간 절연막
M1: 제1 금속배선 M2: 제2 금속배선
V2: 제2 비아 V3: 제3 비아
M3: 제3 금속배선 V4: 제4 비아
M4: 제4 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 비메모리 반도체 제조공정에서는 다층배선공정이 적용되어야 하는 데, 이는 반도체 소자의 고집적화로 인해 구현이 용이하지 않게 되므로 반도체 소자의 다층배선 형성의 다양한 기술들이 요구되고 있다.
이때, 다층 배선 형성기술에 아날로그 소자가 집속되는 데, 특히 MIM 커패시터가 구리 다층 배선 형성기술에 적용될 때는 많은 어려움이 따르게 된다.
다시 말해, MIM 커패시터가 구비된 층간 절연막은 단차를 가지게 되는 데, 이는 평탄화 공정 등을 도입하여 제거해주어야 한다. 그러나 층간 절연막의 평탄화 공정 도입은 공정 단계의 증가 및 수율 증가의 원인이 되는 문제점이 있다.
또한, MIM 커패시터에 구리금속배선을 적용할 경우 구리금속배선 형성을 구현하는 듀얼 다마신 공정의 적용이 어렵다. 즉, 비아홀의 형성 식각 공정시 식각 공정이 수행되는 두꺼운 막질로 인해 하부의 금속배선에 손상을 가하게 되므로 듀얼 다마신 공정의 적용이 어렵게 된다.
따라서 MIM 커패시터에 듀얼 다마신 공정을 통해 구리금속배선을 형성할 경우 소자의 구현이 어렵게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 MIM 커패시터와 연결되는 금속배선을 형성함에 있어서, 공정단계의 증가 및 수율 증가를 방지할 수 있도록 하는 반도체 소자의 커패시터 형성방법을 제공함에 있다.
또한, 본 발명의 목적은 MIM 커패시터에 듀얼 다마신 공정을 통해 구리금속배선을 형성할 경우 소자의 구현이 용이한 반도체 소자의 커패시터 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 구리 금속배선이 구비된 제1 층간 절연막 상에 제1 확산방지막 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 제2 층간 절연막 및 제1 확산방지막을 패터닝하여 비아홀을 형성한 후 상기 비아홀에 금속물질을 형성하여, 상기 구리금속배선과 접촉하는 제1 비아를 형성하는 단계, 상기 제1 비아가 포함된 결과물 전면에 MIM 커패시터 패턴을 형성하는 단계, 상기 MIM 커패시터가 포함된 결과물 전면에 제1 식각정지막을 형성하고, 상기 제1 식각정지막이 포함된 결과물 전면에 제3 층간 절연막을 형성하는 단계, 상기 제3 층간 절연막, 제1 식각 정지막 및 제2 층간 절연막을 패터닝하여 제2 비아홀을 형성하는 단계, 상기 제3 층간 절연막 및 제1 식각정지막을 패터닝하여 상기 제2 비아홀과 연결되는 제1 금속배선 트렌치 및 상기 MIM 커패시터를 노출하는 제2 금속배선 트렌치를 각각 형성하는 단계, 상기 형성된 제1 금속배선 트렌치, 제2 금속배선 트렌치 및 제2 비아홀에 금속물질을 형성하여, 제1 금속배선, 제2 금속배선 및 제2 비아를 형성하는 단계, 상기 제1 금속배선, 상기 제2 금속배선 및 상기 제2 비아가 포함된 결과물 전면에 제2 확산방지막, 제4 층간 절연막, 제2 식각정지막 및 제5 층간 절연막을 순차적으로 형성하고, 이를 패터닝하여 상기 제1 금속배선을 노출하는 제3 비아홀 및 제3 금속배선 트렌치와, 제2 금속배선을 노출하는 제4 비아홀 및 제4 금속배선 트렌치를 각각 형성하는 단계 및 상기 형성된 제3 비아홀 및 제3 금속배선 트렌치와 제4 비아홀 및 제4 금속배선 트렌치에 금속물질을 형성하여 제3 비아 및 제3 금속배선과, 제4 비아 및 제4 금속배선을 형성하는 단계를 포함한다.
상기 MIM 커패시터 패턴은 상기 제1 비아가 형성된 상기 제2 층간 절연막 상에 하부전극용 제1 금속막, 유전막 및 상부전극용 제2 금속막을 순차적으로 형성하고 이를 패터닝하여 형성하는 것이 바람직하다.
상기 금속물질은 구리물질인 것이 바람직하다.
상기 제3 비아 및 제3 금속배선은 구리물질인 것이 바람직하다.
상기 제4 비아 및 제4 금속배선은 구리물질인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 구리 금속배선(12)이 구비된 제1 층간 절연막(10) 상에 제1 확산방지막(14) 및 제2 층간 절연막(16)을 형성한다. 상기 제2 층간 절연막(16)상에 제1 비아를 정의하는 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 식각하여 비아홀을 형성한다. 상기 비아홀을 포함한 결과물 전면에 금속물질을 형성하고 제2 층간 절연막(16)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여 제1 비아(V1)의 형성을 완료한다.
성가 제1 비아(V1)가 구비된 결과물 전면에 하부전극용 제1 금속막, 유전막 및 상부전극용 제2 금속막을 순차적으로 형성한다. 이어서, 상기 상부전극용 제2 금속막 상에 커패시터 형성용 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 상부전극용 제2 금속막, 유전막, 하부전극용 제1 금속막을 순차적으로 식각하여 MIM 커패시터 패턴(C. P)을 형성한다.
상기 MIM 커패시터 패턴(C.P)이 포함된 결과물의 벽면을 따라 제1 식각정지막(20)을 형성하고, 상기 결과물 전면에 제3 층간 절연막(22)을 형성한다.
상기 제2 및 제3 층간 절연막(16, 22)은 FSG막,USG막과 같은 막질을 사용하 여 형성할 수 있다.
도 2를 참조하면, 상기 제3 층간 절연막의 소정영역에 제2 비아홀을 정의하는 포토레지스트 패턴을 형성하고 이를 식각 마스크로 제3 층간 절연막(22), 제1 식각정지막(20) 및 제2 층간 절연막(16)을 식각하여 제2 비아홀(VH2)을 형성한다.
상기 제2 비아홀(VH2)은, 약 30mT의 압력, 1600~ 1800W의 전력, 18sccm 정도를 갖는 C4F8, 15sccm 정도를 갖는 O2가스, 500sccm 정도를 갖는 Ar가스를 갖는 공정조건으로 제2 층간 절연막(18) 및 제3 층간 절연막(22)을 각각 식각하는 식각공정, 약 40mT의 압력, 1300~ 1500W의 전력, 10sccm 정도를 갖는 CHF3, 20sccm 정도를 갖는 O2가스, 500sccm 정도를 갖는 Ar가스, 60sccm 정도를 갖는 CF4가스를 갖는 공정조건으로 제1 식각정지막(22)을 식각하는 식각공정으로 형성된다.
도 3을 참조하면, 상기 제2 비아홀(VH2)을 정의하는 포토레지스트 패턴(미도시)을 제거하고 상기 제3 층간 절연막(22)에 금속배선 트렌치를 정의하는 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 제3 층간 절연막(22)을 식각하여 제1 금속배선 트렌치(MT1) 및 제2 금속배선 트렌치(MT2)를 형성한다.
상기 제1 금속배선 트렌치(MT1)는 상기 MIM 커패시터 패턴(C.P)의 상부전극용 제2 금속막을 노출하기 위해 형성되고, 상기 제2 금속배선 트렌치(MT2)는 상기 제2 비아홀(VH2)이 노출되도록 형성된다.
상기 제2 금속배선 트렌치 형성 식각 공정시 제2 비아홀(VH2)의 저면에 잔존한 제1 확산방지막(14)이 모두 제거되어 금속배선(12)이 노출된다.
상기 제1 금속배선 트렌치(MT1) 및 상기 제2 금속배선 트렌치(MT2)는, 약 60mT의 압력, 1600~ 1800W의 전력, 약17sccm 정도를 갖는 C4F8, 20sccm 정도를 갖는 O2가스, 800sccm 정도를 갖는 Ar가스를 갖는 공정조건으로 제3 층간 절연막(22)을 식각하는 식각공정, 약 60mT의 압력, 1600~ 1800W의 전력, 약 17sccm 정도를 갖는 C4F8, 약 10sccm 정도를 갖는 O2가스, 약 15sccm 정도를 갖는 N2가스, 800sccm 정도를 갖는 Ar가스를 갖는 공정조건으로 제1 식각정지막(20)을 식각하는 식각공정으로 형성되고, 상기 식각 공정시 비아홀 저면에 잔존한 제1 확산방지막(14)을 제거하기 위해 약 50mT의 압력, 200~ 1000W의 전력, 약 80sccm 정도를 갖는 CF4, 약 23sccm 정도를 갖는 O2가스, 약 10sccm 정도를 갖는 CH3가스, 500sccm 정도를 갖는 Ar가스를 갖는 공정조건이 더 추가된다.
도 4를 참조하면, 상기 결과물 전면에 구리물질을 형성하고 상기 제3 층간 절연막(22)이 노출될 때까지 평탄화 공정을 수행하여 제1 금속배선(M1)과 제2 금속배선(M2)의 형성을 완료한다.
도 5를 참조하면, 제1 금속배선(M1) 및 제2 금속배선(M2)이 형성된 결과물 전면에 제2 확산 방지막(24), 제4 층간 절연막(26), 제2 식각 정지막(28) 및 제5 층간 절연막(30)을 순차적으로 형성한다.
이어서, 상기 결과물의 소정 영역에 듀얼 다마신 공정을 수행하여, 하부의 제2 금속배선(M2)과 접촉되는 제3 비아(V3) 및 제3 금속배선(M3)을 형성하고, 하부 의 제1 금속배선(M1)과 접촉하는 제4 비아(V1) 및 제4 금속배선(V4)을 형성함으로써, 본 공정을 완료한다.
상기 제3 비아(V3) 및 제3 금속배선(M3), 제4 비아(V1) 및 제4 금속배선(V4)은 구리물질로 형성된다.
상기 제4 및 제5 층간 절연막(26, 30)은 FSG막,USG막과 같은 막질을 사용하여 형성할 수 있다.
본 발명에 의하면, 구리금속배선과 제2 금속배선 사이에 MIM 커패시터를 형성함으로써, 층간절연막의 평탄화 공정을 제거할 수 있어, 공정단계의 축소 및 수율 증가를 방지하게 된다.
본 발명에 의하면, 각 층마다 비아홀 형성 공정이 각각 수행되므로 비아홀 식각으로 인한 하부 금속배선의 손상을 줄이게 되어, MIM 커패시터에 듀얼 다마신 공정을 통해 금속배선 형성시 소자의 구현이 용이해 진다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 구리금속배선과 제2 금속배선 사이에 MIM 커패시터를 형성함으로써, 층간절연막의 평탄화 공정을 제거할 수 있어, 공정단계의 축소 및 수율 증가를 방지하게 되는 효과가 있다.
본 발명에 의하면, MIM 커패시터에 듀얼 다마신 공정을 통해 금속배선을 형성시 소자의 구현이 용이해지는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기 술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 구리 금속배선이 구비된 제1 층간 절연막 상에 제1 확산방지막 및 제2 층간 절연막을 순차적으로 형성하는 단계;
    상기 제2 층간 절연막 및 제1 확산방지막을 패터닝하여 비아홀을 형성한 후 상기 비아홀에 금속물질을 형성하여, 상기 구리금속배선과 접촉하는 제1 비아를 형성하는 단계;
    상기 제1 비아가 포함된 결과물 전면에 MIM 커패시터 패턴을 형성하는 단계;
    상기 MIM 커패시터가 포함된 결과물 전면에 제1 식각정지막을 형성하고, 상기 제1 식각정지막이 포함된 결과물 전면에 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막, 제1 식각 정지막 및 제2 층간 절연막을 패터닝하여 제2 비아홀을 형성하는 단계;
    상기 제3 층간 절연막 및 제1 식각정지막을 패터닝하여 상기 제2 비아홀과 연결되는 제1 금속배선 트렌치 및 상기 MIM 커패시터를 노출하는 제2 금속배선 트렌치를 각각 형성하는 단계;
    상기 형성된 제1 금속배선 트렌치, 제2 금속배선 트렌치 및 제2 비아홀에 금속물질을 형성하여, 제1 금속배선, 제2 금속배선 및 제2 비아를 형성하는 단계;
    상기 제1 금속배선, 상기 제2 금속배선 및 상기 제2 비아가 포함된 결과물 전면에 제2 확산방지막, 제4 층간 절연막, 제2 식각정지막 및 제5 층간 절연막을 순차적으로 형성하고, 이를 패터닝하여 상기 제1 금속배선을 노출하는 제3 비아홀 및 제3 금속배선 트렌치와, 제2 금속배선을 노출하는 제4 비아홀 및 제4 금속배선 트렌치를 각각 형성하는 단계; 및
    상기 형성된 제3 비아홀 및 제3 금속배선 트렌치와 제4 비아홀 및 제4 금속배선 트렌치에 금속물질을 형성하여 제3 비아 및 제3 금속배선과, 제4 비아 및 제4 금속배선을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  2. 제1 항에 있어서, 상기 MIM 커패시터 패턴은
    상기 제1 비아가 형성된 상기 제2 층간 절연막 상에 하부전극용 제1 금속막, 유전막 및 상부전극용 제2 금속막을 순차적으로 형성하고 이를 패터닝하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  3. 제1 항에 있어서, 상기 금속물질은
    구리물질인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  4. 제1 항에 있어서, 상기 제3 비아 및 제3 금속배선은
    구리물질인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  5. 제1 항에 있어서, 상기 제4 비아 및 제4 금속배선은
    구리물질인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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