KR100497165B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 반도체기판에 금속배선영역을 정의하는 금속배선패턴을 형성하는 단계, 상기 결과물 상부에 제1 층간절연막을 형성한 후 상기 금속배선패턴이 노출될 때까지 평탄화공정을 수행하는 단계, 상기 금속배선패턴을 제거하는 단계 및 상기 결과물 상부에 금속배선물질을 형성한 후 제1 층간절연막이 노출될 때까지 평탄화공정을 수행하여 금속배선을 형성하는 단계를 포함한다. 따라서 금속배선패턴을 형성하여 금속배선이 형성될 영역을 정의함으로써, 금속배선 트렌치의 정의를 용이하게 하여 손상이 방지된 금속배선을 형성한다.

Description

반도체소자의 금속배선 형성방법{Method of forming metal line in semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것이다.
최근 반도체소자가 점차적으로 고집적화 및 고밀도화됨에 따라 다마신 공정을 통해 형성하는 금속배선에는 저항이 작은 구리를 사용하고 있다.
종래기술에 따라 금속배선을 형성하는 다마신 공정을 설명하면, 구리배선금속이 매몰된 층간절연막 상부에 식각정지막, 층간절연막을 적어도 1회 이상 적층한 구조에 금속배선 트렌치을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각마스크로 식각공정을 수행하여 금속배선트렌치를 형성한다.
이때, 금속배선 트렌치 정의시 포토레지스트 패턴과의 선택비 부족으로 금속배선트렌치에 심한 손상이 발생하게 되는 데, 이 손상된 금속배선 트렌치를 식각마스크로 비아홀을 정의하게 되면 비아홀은 미스 얼라인(mis- align)되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 금속배선 트렌치의 정의를 용이하게 하여, 손상이 방지된 금속배선을 형성할 수 있도록 하는 반도체소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판에 금속배선영역을 정의하는 금속배선패턴을 형성하는 단계, 상기 결과물 상부에 제1 층간절연막을 형성한 후 상기 금속배선패턴이 노출될 때까지 평탄화공정을 수행하는 단계, 상기 금속배선패턴을 제거하는 단계 및 상기 결과물 상부에 금속배선물질을 형성한 후 제1 층간절연막이 노출될 때까지 평탄화공정을 수행하여 금속배선을 형성하는 단계를 포함한다.
상기 금속배선 패턴은 질화막으로 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명의 바람직한 실시예인 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 질화막을 형성한다. 한편 반도체기판은 금속배선물질이 매립된 층간절연막이 될 수도 있다. 이 질화막상에 포토레지스트 패턴(미도시)을 형성하고 이를 식각마스크로 식각하여 금속배선 패턴(12)을 형성한다. 이 금속배선 패턴(12)이 형성된 결과물의 포토레지스트 패턴(미도시)을 제거하는 스트립공정을 수행한다. 따라서 반도체기판(10) 상에 금속배선 패턴(12)만이 형성되어 있다.
도 2를 참조하면, 이 금속배선 패턴(12)이 형성된 결과물 전면에 제1 층간 절연막을 형성하고 금속배선 패턴(12)이 노출될 때까지 CMP 공정과 같은 평탄화공정을 수행하여 제1 층간 절연막(14)과 금속배선 패턴(12)이 서로 이웃하여 위치되도록 한다. 한편, 금속배선 패턴(12)은 평탄화공정시 평탄화정지막으로 사용된다.
도 3을 참조하면, 이 금속배선 패턴(12)을 제거하는 식각공정을 수행하여 제1 층간 절연막(14)만이 잔존하도록 한다. 이 결과물 상부 전면에 금속배선물질을 형성한 후 제1 층간 절연막(14)이 노출되도록 CMP공정과 같은 평탄화 공정을 수행하면 금속배선(16)을 형성하게 된다. 한편, 금속배선 물질 형성후 수행하는 평탄화공정에 의해 이후 층간절연막의 증착시 발생할 수 있는 단차를 최소화 할 수 있다. 따라서 금속배선(16)과 제1 층간 절연막(14)은 서로 이웃하여 위치되도록 한다. 이 결과물 전면에 제2 층간 절연막(18)을 형성함으로써, 본 공정은 완료된다. 이때 상기 평탄화공정을 통해 단차를 최소화하였기 때문에 제2 층간절연막(18)은 단차가 극복되어 형성된다.
본 발명에 의하면, 금속배선패턴을 형성하여 금속배선이 형성될 영역을 정의함으로써, 금속배선 트렌치의 정의를 용이하게 하여 손상이 방지된 금속배선을 형성할 수 있도록 한다.
또한, 본 발명에 의하면, 상기 금속배선패턴은 제1 층간 절연막의 증착후 수행하는 평탄화공정의 평탄화정지막으로 사용하고, 금속배선패턴에 금속배선물질의 증착후 평탄화공정을 수행하여 이후 공정인 층간절연막의 증착으로 발생하는 단차를 제거함으로써, 금속배선 트렌치의 정의를 용이하게 하여 손상이 방지된 금속배선을 형성할 수 있도록 한다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 금속배선패턴을 형성하여 금속배선이 형성될 영역을 정의함으로써, 금속배선 트렌치의 정의를 용이하게 하여 손상이 방지된 금속배선을 형성하는 효과가 있다.
또한, 본 발명에 의하면, 상기 금속배선패턴은 제1 층간 절연막의 증착후 수행하는 평탄화공정의 평탄화정지막으로 사용하고, 금속배선패턴에 금속배선물질의 증착후 평탄화공정을 수행하여 이후 공정인 층간절연막의 증착으로 발생하는 단차를 제거함으로써, 금속배선 트렌치의 정의를 용이하게 하여 손상이 방지된 금속배선을 형성하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 3은 본 발명의 바람직한 실시예인 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10; 반도체기판 12: 금속배선패턴
14: 제1 층간절연막 16: 금속배선
18: 제2 층간절연막

Claims (2)

  1. 반도체기판에 금속배선영역을 정의하는 금속배선패턴을 형성하는 단계;
    상기 결과물 상부에 제1 층간 절연막을 형성한 후 상기 금속배선패턴이 노출될 때까지 평탄화 공정을 수행하는 단계;
    상기 금속배선패턴을 제거하는 단계; 및
    상기 결과물 상부에 금속배선물질을 형성한 후 제1 층간 절연막이 노출될 때까지 평탄화공정을 수행하여 금속배선을 형성하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  2. 제1 항에 있어서, 상기 금속배선 패턴은
    질화막으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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