KR100318269B1 - 반도체 소자의 게이트 형성방법 - Google Patents

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Abstract

본 발명은 데머신 공정에 의한 게이트의 형성시 비교적 큰 선폭의 게이트에서 발생되는 디싱현상을 효과적으로 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따른 데머신 공정을 이용한 반도체 소자의 게이트 형성방법은 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 게이트 산화막 및 희생막을 순차적으로 형성하는 단계; 제 1 영역의 희생막은 비교적 작은 선폭을 갖고 제 2 영역의 희생막은 비교적 큰 선폭을 갖도록 희생막 및 게이트 산화막을 게이트의 형태로 패터닝하는 단계; 기판 전면에 층간절연막을 증착한 후 전면식각하여 패터닝된 희생막의 표면을 노출시키는 단계; 노출된 희생막을 제거하여 게이트 형상의 홀을 노출시키는 단계; 노출된 홀에 매립되도록 층간절연막 상에 게이트용 금속막을 형성하는 단계; 금속층을 식각하여 층간절연막 상부의 금속층에 트렌치를 형성하는 단계; 및 금속층을 전면식각하여 제 1 영역에 비교적 작은 선폭의 게이트를 형성함과 동시에 제 2 영역에 비교적 큰 선폭의 게이트를 각각 형성하는 단계를 포함한다. 또한, 희생막은 폴리실리콘막으로 형성하고, 층간절연막 및 금속층의 전면식각은 화학기계연마로 진행한다.

Description

반도체 소자의 게이트 형성방법{METHOD OF FORMING GATE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 데머신(damascene) 공정을 이용한 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 배선의 설계가 자유롭고 용이하며, 배선의저항을 여유롭게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다. 이중 종래의 양각공정으로 인한 배선 또는 게이트 사이의 브리지 현상을 방지하기 위하여, 데머신 공정을 적용하였다. 이러한 데머신 공정은 배선 또는 게이트의 형태로 홀을 형성한 후 금속등을 완전히 매립시켜 형성하기 때문에 배선 또는 게이트 사이의 브리지 현상이 방지된다.
그러나, 상기한 데머신 공정을 이용하여 게이트를 형성하는 경우, 도 1에 도시된 바와 같이, 게이트 형상의 홀에 금속층을 매립한 후 화학기계연마(chemical mechanical polishing; CMP)로 전면식각할때, 비교적 큰 선폭의 게이트(40B)에서 디싱(dishing) 현상이 심하게 발생됨으로써, 소자의 특성 및 수율을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 데머신 공정에 의한 게이트의 형성시 비교적 큰 선폭의 게이트에서 발생되는 디싱현상을 효과적으로 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 데머신 공정에 의한 게이트에서 발생되는 문제점을 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 데머신 공정에 의한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 20 : 게이트 산화막
25 : 폴리실리콘막 30 : 층간절연막
40 : 금속층 40A, 40B : 게이트
A, B : 제 1 및 제 2 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 데머신 공정을 이용한 반도체 소자의 게이트 형성방법은 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 게이트 산화막 및 희생막을 순차적으로 형성하는 단계; 제 1 영역의 희생막은 비교적 작은 선폭을 갖고 제 2 영역의 희생막은 비교적 큰 선폭을 갖도록 희생막 및 게이트 산화막을 게이트의 형태로 패터닝하는 단계; 기판 전면에 층간절연막을 증착한 후 전면식각하여 패터닝된 희생막의 표면을 노출시키는 단계; 노출된 희생막을 제거하여 게이트 형상의 홀을 노출시키는 단계; 노출된 홀에 매립되도록 층간절연막 상에 게이트용 금속막을 형성하는 단계; 금속층을 식각하여 층간절연막 상부의 금속층에 트렌치를 형성하는 단계; 및 금속층을 전면식각하여 제 1 영역에 비교적 작은 선폭의 게이트를 형성함과 동시에 제 2 영역에 비교적 큰 선폭의 게이트를 각각 형성하는 단계를 포함한다.
또한, 희생막은 폴리실리콘막으로 형성하고, 층간절연막 및 금속층의 전면식각은 화학기계연마로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따라 데머신 공정을 이용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 비교적 작은 선폭의 게이트가 형성되는 제 1 영역(A)과 비교적 큰 선폭의 게이트가 형성되는 제 2 영역(B)이 정의된 반도체 기판(10) 상에 게이트 산화막(20) 및 희생막으로서 폴리실리콘막(25)을 순차적으로 증착한다. 그런 다음, 폴리실리콘막(25) 및 게이트 산화막(20)을 게이트의 형태로 식각한다. 이때, 제 1 영역(A)의 폴리실리콘막(25)은 비교적 작은 선폭을 갖고, 제 2 영역(B)의 폴리실리콘막(25)은 비교적 큰 선폭을 갖는다.
도 2b를 참조하면, 기판 전면에 층간절연막(30)을 증착하고, CMP로 전면식각하여 패터닝된 폴리실리콘막(25)의 표면을 노출시킨다. 도 2c를 참조하면, 노출된 폴리실리콘막(25)을 제거하여 게이트 형상의 홀을 노출시키고, 노출된 홀에 매립되도록 층간절연막(30) 상에 게이트용 금속막(40)을 형성한다.
도 2d를 참조하면, 금속층(40) 상부에 포토리소그라피로 포토레지스트 패턴(50)을 형성하고, 포토레지스트 패턴(50)을 마스크로하여 금속층(40)을 식각하여 층간절연막(30) 상부의 금속층(40)에 트렌치(T1, T2, T3)를 형성한다.
도 2e를 참조하면, 공지된 방법으로 포토레지스트 패턴(50)을 제거하고, 금속층(40)를 CMP로 전면식각하여 제 1 영역(A)에 비교적 작은 선폭의 게이트(40A)를 형성함과 동시에 제 2 영역(B)에 비교적 큰 선폭의 게이트(40B)를 각각 형성한다.
상기한 본 발명에 의하면, 데머신 공정에 의한 게이트 형성시, 금속층에 트렌치를 형성한 후 CMP를 진행하기 때문에 CMP 균일도가 향상됨으로써, 비교적 큰 선폭의 게이트에서 심하게 발생되는 디싱현상이 효과적으로 방지될 뿐만 아니라 작은 선폭의 게이트에서도 디싱현상이 발생되지 않는다.
이에 따라, 소자의 특성 및 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (4)

  1. 데머신 공정을 이용한 반도체 소자의 게이트 형성방법으로서,
    제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 게이트 산화막 및 희생막을 순차적으로 형성하는 단계;
    상기 제 1 영역의 희생막은 비교적 작은 선폭을 갖고 상기 제 2 영역의 희생막은 비교적 큰 선폭을 갖도록 상기 희생막 및 게이트 산화막을 게이트의 형태로 패터닝하는 단계;
    상기 기판 전면에 층간절연막을 증착한 후 전면식각하여 상기 패터닝된 희생막의 표면을 노출시키는 단계;
    상기 노출된 희생막을 제거하여 게이트 형상의 홀을 노출시키는 단계;
    상기 노출된 홀에 매립되도록 상기 층간절연막 상에 게이트용 금속막을 형성하는 단계;
    상기 금속층을 식각하여 상기 층간절연막 상부의 금속층에 트렌치를 형성하는 단계; 및
    상기 금속층을 전면식각하여 상기 제 1 영역에 비교적 작은 선폭의 게이트를 형성함과 동시에 상기 제 2 영역에 비교적 큰 선폭의 게이트를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 희생막은 폴리실리콘막으로 형성하는 것을 특징으로하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 층간절연막의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 금속층의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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