KR100318269B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

Info

Publication number
KR100318269B1
KR100318269B1 KR1019990058391A KR19990058391A KR100318269B1 KR 100318269 B1 KR100318269 B1 KR 100318269B1 KR 1019990058391 A KR1019990058391 A KR 1019990058391A KR 19990058391 A KR19990058391 A KR 19990058391A KR 100318269 B1 KR100318269 B1 KR 100318269B1
Authority
KR
South Korea
Prior art keywords
gate
film
region
forming
line width
Prior art date
Application number
KR1019990058391A
Other languages
English (en)
Other versions
KR20010056782A (ko
Inventor
김현수
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990058391A priority Critical patent/KR100318269B1/ko
Publication of KR20010056782A publication Critical patent/KR20010056782A/ko
Application granted granted Critical
Publication of KR100318269B1 publication Critical patent/KR100318269B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819Smoothing of the dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 데머신 공정에 의한 게이트의 형성시 비교적 큰 선폭의 게이트에서 발생되는 디싱현상을 효과적으로 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따른 데머신 공정을 이용한 반도체 소자의 게이트 형성방법은 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 게이트 산화막 및 희생막을 순차적으로 형성하는 단계; 제 1 영역의 희생막은 비교적 작은 선폭을 갖고 제 2 영역의 희생막은 비교적 큰 선폭을 갖도록 희생막 및 게이트 산화막을 게이트의 형태로 패터닝하는 단계; 기판 전면에 층간절연막을 증착한 후 전면식각하여 패터닝된 희생막의 표면을 노출시키는 단계; 노출된 희생막을 제거하여 게이트 형상의 홀을 노출시키는 단계; 노출된 홀에 매립되도록 층간절연막 상에 게이트용 금속막을 형성하는 단계; 금속층을 식각하여 층간절연막 상부의 금속층에 트렌치를 형성하는 단계; 및 금속층을 전면식각하여 제 1 영역에 비교적 작은 선폭의 게이트를 형성함과 동시에 제 2 영역에 비교적 큰 선폭의 게이트를 각각 형성하는 단계를 포함한다. 또한, 희생막은 폴리실리콘막으로 형성하고, 층간절연막 및 금속층의 전면식각은 화학기계연마로 진행한다.

Description

반도체 소자의 게이트 형성방법{METHOD OF FORMING GATE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 데머신(damascene) 공정을 이용한 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 배선의 설계가 자유롭고 용이하며, 배선의저항을 여유롭게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다. 이중 종래의 양각공정으로 인한 배선 또는 게이트 사이의 브리지 현상을 방지하기 위하여, 데머신 공정을 적용하였다. 이러한 데머신 공정은 배선 또는 게이트의 형태로 홀을 형성한 후 금속등을 완전히 매립시켜 형성하기 때문에 배선 또는 게이트 사이의 브리지 현상이 방지된다.
그러나, 상기한 데머신 공정을 이용하여 게이트를 형성하는 경우, 도 1에 도시된 바와 같이, 게이트 형상의 홀에 금속층을 매립한 후 화학기계연마(chemical mechanical polishing; CMP)로 전면식각할때, 비교적 큰 선폭의 게이트(40B)에서 디싱(dishing) 현상이 심하게 발생됨으로써, 소자의 특성 및 수율을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 데머신 공정에 의한 게이트의 형성시 비교적 큰 선폭의 게이트에서 발생되는 디싱현상을 효과적으로 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 데머신 공정에 의한 게이트에서 발생되는 문제점을 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 데머신 공정에 의한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 20 : 게이트 산화막
25 : 폴리실리콘막 30 : 층간절연막
40 : 금속층 40A, 40B : 게이트
A, B : 제 1 및 제 2 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 데머신 공정을 이용한 반도체 소자의 게이트 형성방법은 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 게이트 산화막 및 희생막을 순차적으로 형성하는 단계; 제 1 영역의 희생막은 비교적 작은 선폭을 갖고 제 2 영역의 희생막은 비교적 큰 선폭을 갖도록 희생막 및 게이트 산화막을 게이트의 형태로 패터닝하는 단계; 기판 전면에 층간절연막을 증착한 후 전면식각하여 패터닝된 희생막의 표면을 노출시키는 단계; 노출된 희생막을 제거하여 게이트 형상의 홀을 노출시키는 단계; 노출된 홀에 매립되도록 층간절연막 상에 게이트용 금속막을 형성하는 단계; 금속층을 식각하여 층간절연막 상부의 금속층에 트렌치를 형성하는 단계; 및 금속층을 전면식각하여 제 1 영역에 비교적 작은 선폭의 게이트를 형성함과 동시에 제 2 영역에 비교적 큰 선폭의 게이트를 각각 형성하는 단계를 포함한다.
또한, 희생막은 폴리실리콘막으로 형성하고, 층간절연막 및 금속층의 전면식각은 화학기계연마로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따라 데머신 공정을 이용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 비교적 작은 선폭의 게이트가 형성되는 제 1 영역(A)과 비교적 큰 선폭의 게이트가 형성되는 제 2 영역(B)이 정의된 반도체 기판(10) 상에 게이트 산화막(20) 및 희생막으로서 폴리실리콘막(25)을 순차적으로 증착한다. 그런 다음, 폴리실리콘막(25) 및 게이트 산화막(20)을 게이트의 형태로 식각한다. 이때, 제 1 영역(A)의 폴리실리콘막(25)은 비교적 작은 선폭을 갖고, 제 2 영역(B)의 폴리실리콘막(25)은 비교적 큰 선폭을 갖는다.
도 2b를 참조하면, 기판 전면에 층간절연막(30)을 증착하고, CMP로 전면식각하여 패터닝된 폴리실리콘막(25)의 표면을 노출시킨다. 도 2c를 참조하면, 노출된 폴리실리콘막(25)을 제거하여 게이트 형상의 홀을 노출시키고, 노출된 홀에 매립되도록 층간절연막(30) 상에 게이트용 금속막(40)을 형성한다.
도 2d를 참조하면, 금속층(40) 상부에 포토리소그라피로 포토레지스트 패턴(50)을 형성하고, 포토레지스트 패턴(50)을 마스크로하여 금속층(40)을 식각하여 층간절연막(30) 상부의 금속층(40)에 트렌치(T1, T2, T3)를 형성한다.
도 2e를 참조하면, 공지된 방법으로 포토레지스트 패턴(50)을 제거하고, 금속층(40)를 CMP로 전면식각하여 제 1 영역(A)에 비교적 작은 선폭의 게이트(40A)를 형성함과 동시에 제 2 영역(B)에 비교적 큰 선폭의 게이트(40B)를 각각 형성한다.
상기한 본 발명에 의하면, 데머신 공정에 의한 게이트 형성시, 금속층에 트렌치를 형성한 후 CMP를 진행하기 때문에 CMP 균일도가 향상됨으로써, 비교적 큰 선폭의 게이트에서 심하게 발생되는 디싱현상이 효과적으로 방지될 뿐만 아니라 작은 선폭의 게이트에서도 디싱현상이 발생되지 않는다.
이에 따라, 소자의 특성 및 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (4)

  1. 데머신 공정을 이용한 반도체 소자의 게이트 형성방법으로서,
    제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 게이트 산화막 및 희생막을 순차적으로 형성하는 단계;
    상기 제 1 영역의 희생막은 비교적 작은 선폭을 갖고 상기 제 2 영역의 희생막은 비교적 큰 선폭을 갖도록 상기 희생막 및 게이트 산화막을 게이트의 형태로 패터닝하는 단계;
    상기 기판 전면에 층간절연막을 증착한 후 전면식각하여 상기 패터닝된 희생막의 표면을 노출시키는 단계;
    상기 노출된 희생막을 제거하여 게이트 형상의 홀을 노출시키는 단계;
    상기 노출된 홀에 매립되도록 상기 층간절연막 상에 게이트용 금속막을 형성하는 단계;
    상기 금속층을 식각하여 상기 층간절연막 상부의 금속층에 트렌치를 형성하는 단계; 및
    상기 금속층을 전면식각하여 상기 제 1 영역에 비교적 작은 선폭의 게이트를 형성함과 동시에 상기 제 2 영역에 비교적 큰 선폭의 게이트를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 희생막은 폴리실리콘막으로 형성하는 것을 특징으로하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 층간절연막의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 금속층의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
KR1019990058391A 1999-12-16 1999-12-16 반도체 소자의 게이트 형성방법 KR100318269B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990058391A KR100318269B1 (ko) 1999-12-16 1999-12-16 반도체 소자의 게이트 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990058391A KR100318269B1 (ko) 1999-12-16 1999-12-16 반도체 소자의 게이트 형성방법

Publications (2)

Publication Number Publication Date
KR20010056782A KR20010056782A (ko) 2001-07-04
KR100318269B1 true KR100318269B1 (ko) 2001-12-24

Family

ID=19626437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990058391A KR100318269B1 (ko) 1999-12-16 1999-12-16 반도체 소자의 게이트 형성방법

Country Status (1)

Country Link
KR (1) KR100318269B1 (ko)

Also Published As

Publication number Publication date
KR20010056782A (ko) 2001-07-04

Similar Documents

Publication Publication Date Title
KR100386621B1 (ko) 듀얼 다마신 배선 형성방법
KR100318269B1 (ko) 반도체 소자의 게이트 형성방법
KR20030000592A (ko) Sti/dti 구조를 갖는 반도체 소자의 제조방법
KR100640430B1 (ko) 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법
KR20000073501A (ko) 반도체 소자의 접촉구 형성 방법
KR100390941B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR100379530B1 (ko) 반도체 소자의 듀얼 다마신 형성방법
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR100497165B1 (ko) 반도체 소자의 금속배선 형성방법
KR20050090913A (ko) 반도체 장치의 배선 형성방법
KR100425935B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20030052664A (ko) 나노 크기의 금속 배선 패턴 형성 방법
KR100193889B1 (ko) 반도체 소자의 비아홀 형성방법
KR100236060B1 (ko) 반도체 소자의 제조 방법
KR100307488B1 (ko) 반도체디바이스의콘택홀형성방법
KR100249018B1 (ko) 접촉홀 형성 방법
KR100349365B1 (ko) 반도체 소자의 금속배선 형성방법
KR20050032308A (ko) 반도체 소자의 금속배선 형성방법
KR20040059900A (ko) 반도체의 극 미세 컨택 플러그 형성방법
KR20010063661A (ko) 반도체 소자의 다마신 패턴 형성방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
KR20030096481A (ko) 반도체 소자의 컨택트 홀 형성 방법
KR20020002931A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee