KR20030000592A - Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자에 대한 전기적 페일(Fail) 감소 및 공정의 신뢰성을 향상시킬 수 있는 STI/DTI 구조를 갖는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 제 1, 제 2 트랜치를 형성하여 제 1, 제 2 소자격리 영역을 형성하는 단계와, 상기 제 1, 제 2 소자격리 영역상에 제 1 절연막, 도전층을 증착하고, 상기 제 1 소자격리 영역의 도전층상에 선택적으로 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 마스크로 이용하여 제 1 소자격리 영역상의 도전층을 선택적을 식각하는 단계와, 상기 제 2 소자격리 영역상의 도전층에 포토 마스크를 이용하여 상기 도전층을 선택적을 식각하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 STI(Shallow Trench Isolation)/DTI(Deep Trench Isolation) 구조를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히 소자에 대한 전기적페일(Fail) 감소 및 공정의 신뢰성을 향상시킬 수 있는 STI/DTI 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
도 1a 내지 도 1b는 종래의 STI/DTI 구조를 갖는 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)을 소정깊이로 식각하여 제 1, 제 2 트랜치를 형성한다. 이때, 상기 제 1 트랜치는 폭이 좁고(narrow), 상기 제 2 트랜치는 폭이 넓다(wide).
이어, 상기 제 1, 제 2 트랜치을 포함한 기판(10)에 제 1 절연막(11)을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 제 1, 제 2 트랜치에 매립하여 제 1, 제 2 소자격리 영역(12)(13)을 형성한다.
여기서, 상기 제 1 소자격리 영역(12)은 상기 제 2 소자격리 영역(13)에 비해 폭이 좁으므로 트랜치 임계치수(Critical Dimension : CD)에 따른 로딩 효과(Loading Effect)가 발생되어 제 1, 제 2 소자격리 영역(12)(13)에 단차가 발생한다.
도 1b에 도시한 바와 같이 상기 결과물 상부에 게이트 절연막(14)을 증착하고, 상기 게이트 절연막(14)상에 제 1 도전층(15)을 증착한다.
그리고 상기 제 1 도전층(15)상에 포토레지스트(16)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이어, 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 제 1 도전층(15)을 선택적으로 패터닝하여 게이트 전극(15a)을 형성한다.
그러나 상기와 같은 종래의 STI/DTI 구조를 갖는 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
폭이 좁은 트랜치와 폭이 넓은 트랜치를 동시에 형성하여 소자격리 영역을 형성할 경우, 소자격리 영역에 단차가 발생하여 게이트 전극 형성을 위한 도전층 식각후 도 1b의 A와 부분과 같이 도전층이 남게된다.
따라서, 남아있는 도전층을 제거하기 위해 오버 식각을 할 경우, 게이트 절연막의 균일성(uniformity) 불량으로 인해 후속 공정의 저전압(Low Voltage)과 고전압(High Voltage) 지역의 다른 도전층의 게이트 절연막 두께가 불량이 되어 디바이스의 전기적 특성을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 트랜치의 CD에 따라 게이트 형성 마스크를 달리하여 소자에 대한 전기적 페일(Fail) 감소 및 공정의 신뢰성을 향상시킬 수 있는 STI/DTI 구조를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래의 STI/DTI 구조를 갖는 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 STI/DTI 구조를 갖는 반도체 소자의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 제 1 절연막
102 : 제 1 소자격리 영역 103 : 제 2 소자격리 영역
104 : 게이트 절연막 105 : 도전층
105a,105b : 게이트 전극 106 : 제 2 절연막
107 : 제 1 포토레지스트 108 : 제 2 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명의 STI/DTI 구조를 갖는 반도체 소자의 제조방법은 반도체 기판에 제 1, 제 2 트랜치를 형성하여 제 1, 제 2 소자격리 영역을 형성하는 단계와, 상기 제 1, 제 2 소자격리 영역상에 제 1 절연막, 도전층을 증착하고, 상기 제 1 소자격리 영역의 도전층상에 선택적으로 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 마스크로 이용하여 제 1 소자격리 영역상의 도전층을 선택적을 식각하는 단계와, 상기 제 2 소자격리 영역상의 도전층에 포토 마스크를 이용하여 상기 도전층을 선택적을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 절연막은 SiO2인 것을 특징으로 한다.
또한, 상기 도전층 식각시 Cl2, HBr, CF4, SF6플라즈마를 이용하는 것을 특징으로 한다.
또한, 상기 도전층은 폴리 실리콘, 텅스턴, WSix인 것을 특징으로 한다.
또한, 상기 제 1 트랜치는 CD가 작은 지역이고, 상기 제 2 트랜치는 CD가 큰 지역인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 STI/DTI 구조를 갖는 반도체 소자의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 STI/DTI 구조를 갖는 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100)을 소정깊이로 식각하여 제 1, 제 2 트랜치를 형성한다. 이때, 상기 제 1 트랜치는 폭이 좁고(narrow), 상기 제 2 트랜치()는 폭이 넓다(wide).
이어, 상기 제 1, 제 2 트랜치을 포함한 기판(100)에 제 1 절연막(101)을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 제 1, 제 2 트랜치에 매립하여 제 1, 제 2 소자격리 영역(102)(103)을 형성한다.
여기서, 상기 제 1 소자격리 영역(102)은 상기 제 2 소자격리 영역(103)에 비해 폭이 좁으므로 트랜치 임계치수(Critical Dimension : CD)에 따른 로딩 효과(Loading Effect)가 발생되어 제 1, 제 2 소자격리 영역(102)(103)에 단차가 발생한다.
도 2b에 도시한 바와 같이 상기 결과물 상부에 게이트 절연막(104)을 증착하고, 상기 게이트 절연막(104)상에 도전층(105)과 제 1 절연막(106)을 차례로 증착한다. 이때, 상기 제 1 절연막(106)은 SiO2이고, 상기 도전층(105)은 폴리 실리콘, 텅스텐 그리고 WSix를 이용한다.
그리고 상기 제 1 절연막(106)을 상기 제 1 소자격리 영역(102)의 도전층(105)에 소정부분 남도록 식각한 후, 상기 결과물 상부에 제 1 포토레지스(107)를 증착하고 노광 및 현상공정을 이용하여 상기 제 2 소자격리 영역(103)에 남도록 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(107) 제 1 절연막을(106) 마스크로 이용하여 식각 타겟(etch target)를 증가시켜 상기 제 1 소자격리 영역(102)의 도전층(105)을 선택적으로 식각하에 게이트 전극(105a)을 형성한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(107)를 제거한 후, 상기 제 2 포토레지스트(108)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(108)를 마스크로 이용하여 상기 제2 소자격리 영역(103)의 도전층(105)을 선택적으로 식각하여 게이트 전극(105b)을 형성한다.
한편, 상기 도전층(105) 식각 조건은 Cl2, HBr, CF4, SF6플라즈마를 사용한다.
이상에서 설명한 바와 같이 본 발명의 STI/DTI 구조를 갖는 반도체 소자의 제조방법에 의하면, 단차를 갖는 소자격리 영역에 SiO2의 하드 마스크를 이용하여 도전층을 식각할 경우, 잔존하는 도전층을 제거하기 위해 식각 타겟을 증가시키더라도 게이트 절연막의 손실 비율이 포토 마스크 보다 적기 때문에 게이트 절연막을 단차지역과 비단차지역간에 같게 컨트롤 할 수 있다.
따라서, 디바이스에 대한 전기적 페일을 감소시키고 공정 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판에 제 1, 제 2 트랜치를 형성하여 제 1, 제 2 소자격리 영역을 형성하는 단계와;상기 제 1, 제 2 소자격리 영역상에 제 1 절연막, 도전층을 증착하고, 상기 제 1 소자격리 영역의 도전층상에 선택적으로 제 2 절연막을 형성하는 단계와;상기 제 2 절연막을 마스크로 이용하여 제 1 소자격리 영역상의 도전층을 선택적을 식각하는 단계와;상기 제 2 소자격리 영역상의 도전층에 포토 마스크를 이용하여 상기 도전층을 선택적을 식각하는 단계를 포함하는 것을 특징으로 하는 STI/DTI 구조를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,제 2 절연막은 SiO2인 것을 특징으로 하는 STI/DTI 구조를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 도전층 식각시 Cl2, HBr, CF4, SF6플라즈마를 이용하는 것을 특징으로 하는 STI/DTI 구조를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 도전층은 폴리 실리콘, 텅스턴, WSix인 것을 특징으로 하는 STI/DTI 구조를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 트랜치는 CD가 작은 지역이고, 상기 제 2 트랜치는 CD가 큰 지역인 것을 특징으로 하는 STI/DTI 구조를 갖는 반도체 소자의 제조방법.
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |