KR20040059485A - 게이트 전극 형성 방법 - Google Patents

Abstract

리소그래피 공정의 한계 극복과 미세한 게이트 전극 형성에 적합한 본 발명에 따른 게이트 전극 형성 방법은 기판 상부에 게이트 절연막과 도전막을 순차적으로 형성하는 단계와, 도전막의 상부에 게이트 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 맞추어서 도전막의 일부를 제거하여 트렌치를 형성하는 단계와, 트렌치를 하드마스크용 산화막으로 갭필하는 단계와, 하드마스크용 산화막과 도전막의 식각 선택비를 이용하여 하드마스크용 산화막이 형성된 영역을 제외한 영역에 도전막을 제거하여 게이트 전극을 형성하는 단계를 포함한다.

본 발명은 도전막에 트렌치를 형성한 후에 트렌치를하드마스크용 산화막으로 갭필하고, 트렌치 영역에 캡필된 산화막과 도전막의 식각 선택비에 따라 트렌치를 제외한 영역에 도전막을 제거하여 게이트 전극을 형성함으로써, 리소그래피 공정의 한계를 극복하면서 미세한 게이트 전극을 형성할 수 있을 뿐만 아니라 종래의 높은 식각율에 의한 마이크로 로딩 효과도 최소화 시킬 수 있다.

Description

게이트 전극 형성 방법{METHOD FOR FORMING GATE POLE}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 작은 CD(Critical Dimension, 이하 CD)를 갖는 게이트를 형성할 수 있는 게이트 전극 형성 방법에 관한 것이다.

일반적으로, 반도체 게이트 전극을 형성하기 위해서는 기판 상부에 게이트 산화막을 형성한 후에 게이트 산화막을 리소그래피 공정으로 패터닝하여 게이트 전극을 형성한다.

최근 들어 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.

이에 반도체 소자의 미세화에 따라 반도체 소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 게이트 전극 또는 비트 라인 등의 배선 선폭 또한 줄어들고 있는 실정이다.

그러나, 일반적인 리소그래피 공정에 의한 게이트 전극 형성 방법은 포토레지스트 패턴을 이용하여 노치 프로파일을 갖는 게이트 전극을 형성함으로써 미세 선폭을 갖는 게이트 전극 형성이 가능하지만, 이러한 미세 선폭을 갖는 게이트 전극 또는 비트 라인 등의 반도체 소자를 제조하기 위해서는 해당 소자를 패터닝하기 위한 축소된 소자 패턴을 갖는 마스크의 적용이 필수적이다. 게다가 미세 마스크의 축소뿐만 아니라 미세한 포토레지스트 패턴을 노광하기 위한 새로운 노광원이나 노광 장치의 개발이 뒤따라야만 한다.

또한, 종래의 게이트 전극 형성 방법에서는 높은 식각율로 게이트 산화막을 식각하여 게이트 전극을 형성하는데, 이러한 식각율이 높은 식각 공정에 의해 마이크로 로딩 효과가 발생된다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하드마스크용 산화막을 마스크로 도전막을 패터닝하여 게이트 전극을 형성함으로써, 리소그래피 공정의 한계 극복과 미세한 게이트 전극 형성에 적합한 게이트 전극 형성 방법을 제공하고자 한다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 전극을 형성하는 방법에 있어서, 상기 기판 상부에 게이트 절연막과 도전막을 순차적으로 형성하는 단계와, 상기 도전막의 상부에 게이트 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어서 상기 도전막의 일부를 제거하여 트렌치를 형성하는 단계와, 상기 트렌치를 하드마스크용 산화막으로 갭필하는 단계와, 상기 하드마스크용 산화막과 도전막의 식각 선택비를 이용하여 상기 하드마스크용 산화막이 형성된 영역을 제외한 영역에 도전막을 제거하여 게이트 전극을 형성하는 단계를 포함한다.

도 1a 내지 도 1e는 본 발명에 따른 게이트 전극 형성 방법을 도시한 공정 단면도이다.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 기판 102 : 게이트 절연막

104 : 도전막 106 : 포토레지스트 패턴

108 : 하드마스크용 산화막

본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.

도 1a 내지 도 1e는 본 발명에 따른 게이트 전극 형성 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(100) 상부에 게이트 절연막(102)과 도전막(104)을 순착적으로 형성한다. 이때 반도체 기판(100) 전면에 증착되는 게이트 절연막(100)은 열산화막이며, 그 위에 형성되는 도전막(104)으로 사용되는 물질로는 도프트 폴리실리콘(doped polysilicon)을 예로 들 수 있다.

도 1b에 도시된 바와 같이, 게이트 영역을 정의하기 위하여 도전막(104)의 상부에 포토레지스트를 도포한 후에 노광 및 현상 공정을 통해 도전막(104)의 상부에 포토레지스트 패턴(106)을 형성한다.

도 1c에 도시된 바와 같이, 포토레지스트 패턴(106)에 의해서 노출된 도전막(104)을 일정 깊이만큼 식각한 후에 패턴(106)을 제거함으로써 도전막(104) 상에 트렌치(A)를 형성한다.

도 1d에 도시된 바와 같이, 트렌치(A)가 완전히 매립되도록 하드 마스크용 산화막(108)을 증착한 후에 평탄화 공정을 통해 평탄화시킨다. 이때 하드 마스크용 산화막(108)은 도전막(104)보다 높은 식각 선택비를 갖고, 하드 마스크용 산화막(108)을 증착 후에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화시킨다.

도 1e에 도시된 바와 같이, 도전막(104)과 하드 마스크용 산화막(108)의 식각 선택비를 이용하여 하드 마스크용 산화막(108)이 형성된 영역을 제외한 나머지 영역을 식각함으로써, 게이트 전극(104a)을 형성한다.

이상 설명한 바와 같이, 본 발명은 도전막에 트렌치를 형성한 후에 트렌치를하드마스크용 산화막으로 갭필하고, 트렌치 영역에 캡필된 산화막과 도전막의 식각 선택비에 따라 트렌치를 제외한 영역에 도전막을 제거하여 게이트 전극을 형성함으로써, 리소그래피 공정의 한계를 극복하면서 미세한 게이트 전극을 형성할 수 있을뿐만 아니라 종래의 높은 식각율에 의한 마이크로 로딩 효과도 최소화 시킬 수 있다.

Claims (1)

1. 반도체 기판 상에 게이트 전극을 형성하는 방법에 있어서,

   상기 기판 상부에 게이트 절연막과 도전막을 순차적으로 형성하는 단계와,

   상기 도전막의 상부에 게이트 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와,

   상기 포토레지스트 패턴에 맞추어서 상기 도전막의 일부를 제거하여 트렌치를 형성하는 단계와,

   상기 트렌치를 하드마스크용 산화막으로 갭필하는 단계와,

   상기 하드마스크용 산화막과 도전막의 식각 선택비를 이용하여 상기 하드마스크용 산화막이 형성된 영역을 제외한 영역에 도전막을 제거하여 게이트 전극을 형성하는 단계를 포함하는 게이트 전극 형성 방법.