KR100485933B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 239000003795 chemical substances by application Substances 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 측벽(side wall space)을 이용하여 미세 게이트(nano gate)를 형성하는 방법에 관한 것이다.
본 발명의 상기 목적은 소정의 구조물이 형성된 실리콘 기판위에 제 1버퍼층을 형성하는 단계, 상기 제 1버퍼층 상부에 제 2버퍼층을 형성하고 트렌치를 형성하는 단계, 상기 제 2버퍼층의 상부에 측벽을 형성하기 위한 절연막을 형성하고 에치백하여 측벽을 형성하는 단계, 상기 측벽을 식각마스크로 하여 제 1버퍼층을 식각하는 단계, 폴리를 형성하고 평탄화하여 게이트 라인을 형성하는 단계 및 상기 제 1버퍼층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법에 의해 달성된다.
따라서, 본 발명의 측벽을 이용한 미세 게이트 라인 제조 방법은 측벽을 이용하여 미세 게이트 라인을 형성하는 기술을 사용함으로써 종래의 감광제를 이용하여 게이트를 형성했을 때 사용되던 노광 공정이 불필요하게 되어 마스크층이 줄어들어 경비가 절감되며, 감광제 제거 공정이 줄어들게 되어 패턴의 신뢰성을 확보할 수 있다. 또한 게이트 폭의 구현이 노광 장비의 능력에 의존하지 않고, 측벽으로 조절되어 기존의 노광 장비로 구현 불가능한 미세 게이트의 구현이 가능하게 되어 장비의 효율성을 극대화 할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 측벽(side wall space)을 이용하여 미세 게이트(nano gate)를 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 회로 선폭과 간격의 축소가 지속적으로 진행되고 있다. 트랜지스터를 구동시키기 위한 게이트 라인의 경우 이미 0.1㎛에 임박하는 회로 선폭이 구현되고 있으며, 수년 이내에 0.1㎛ 이하의 게이트 라인을 형성하는 것이 요구될 것이다. 그런데, 현재 게이트 라인을 형성하기 위해 사용되고 있는 포토(photo) 장비로는 0.1 ㎛ 이하의 게이트 라인을 디파인(define)하기 어려울 뿐만 아니라, 게이트 라인의 선폭이 줄어듦에 따른 저항 증가 등을 해결해야 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)을 디파인(define) 한다. 액티브 영역의 반도체 기판(11) 상에 게이트 산화막(13)을 형성한다. 게이트 산화막(13)을 포함한 전체 구조상에 게이트 물질층(14)을 형성한다. 이어, 상기 게이트 물질층(14) 상에 게이트 마스크(18)를 형성한다. 상기 게이트 마스크(18)는 주로 포토레지스트(photoresist)를 도포한 후에 노광 및 현상 공정을 통해 패터닝하며, 게이트 라인이 형성될 부분이 덮혀(close)지고, 그 이외의 부분이 개방(open)되어 있다.
도 1b를 참조하면, 게이트 물질층(14)의 노출된 부분을 식각 공정으로 제거하여 게이트 라인(140)을 형성한다. 이후, 저농도 이온주입 영역(lightly doped drain;15, 이하 “LDD”라 한다.)을 이온 주입 공정으로 반도체 기판(11)에 형성한다.
도 1c를 참조하면, 게이트 라인(140)의 측벽에 절연막 스페이서(16)를 형성하고, 소오스/드레인 이온 주입 공정으로 소오스/드레인 접합부(17)를 형성한다.
상기한 종래의 방법은 가장 일반적인 LDD 구조의 트랜지스터 제조 방법이다. 이러한 방법은 예를 들어, 0.1㎛ 이상의 선폭을 갖는 게이트 라인이 적용되는 반도체 소자 제조 공정에서는 소자의 전기적 특성이나 공정적인 측면에서 문제가 발생되지 않으나, 0.1㎛ 이하의 게이트 라인 선폭이 요구되는 고집적 소자 제조 공정에서는 문제가 발생된다. 이러한 문제는 게이트 라인의 선폭의 축소에 따른 저항 증가 및 스위칭 속도 저하가 있고, 현재의 노광 및 식각 장비를 이용해서 미세한 선폭을 갖는 게이트 라인을 형성하기 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 종래의 감광제를 사용하여 게이트를 형성하는데 있어서 노광장비의 구현 능력만으로 의존하던 게이트 공정의 단점을 측벽을 사용하여 기존의 노광장비로 구현 불가능한 미세 게이트 형성방법을 제공하는데 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 구조물이 형성된 실리콘 기판위에 제 1버퍼층을 형성하는 단계, 상기 제 1버퍼층 상부에 제 2버퍼층을 형성하고 트렌치를 형성하는 단계, 상기 제 2버퍼층의 상부에 측벽을 형성하기 위한 절연막을 형성하고 에치백하여 측벽을 형성하는 단계, 상기 측벽을 식각마스크로 하여 제 1버퍼층을 식각하는 단계, 폴리를 형성하고 평탄화하여 게이트 라인을 형성하는 단계 및 상기 제 1버퍼층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 따른 측벽을 이용한 미세 게이트 형성방법을 나타낸 공정 단면도이다.
먼저 도 2a에 도시한 바와 같이, 소정의 구조물이 형성된 실리콘 기판(20)위에 게이트 산화막(21)을 형성하고 상기 게이트 산화막 상부에 저 유전율의 제 1버퍼층(22)을 형성한다.
상기 소정의 구조물은 STI, STI 산화막 등을 포함한다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 제 1버퍼층 상부에 제 2버퍼층(23)을 형성하고, 포토레지스트를 도포하고 노광공정을 진행하여 보조 게이트 트렌치(24)를 형성한다.
그리고 나서, 도 2c에 도시한 바와 같이, 상기 제 2버퍼층의 상부에 측벽을 형성하기 위한 절연막을 형성하고 에치백하여 상기 제 2버퍼층에 형성된 트렌치의 양측에 측벽(25)을 형성한다.
이어 상기 측벽을 식각마스크로 하여 상기 제 1버퍼층을 식각하여 게이트가 형성될 트렌치(26)를 형성한다.
상기 절연막은 산화막 또는 질화막으로 하는것이 바람직 하다.
상기 제 1버퍼층과 제 2버퍼층은 식각선택비가 높은 것이 요구된다.
이어, 도 2d에 도시한 바와 같이, 상기 트렌치가 형성된 기판에 폴리를 증착하고 평탄화하여 게이트 라인(27)을 형성한다.
상기 평탄화시 폴리, 제 2버퍼층 및 측벽을 제거한다.
마지막으로 도 2e에 도시한 바와 같이, 제 1버퍼층을 선택적으로 식각하여 본발명에 따른 미세 게이트(28)를 형성한다.
상기 제 2버퍼층의 두께와 절연층의 두께로 최종 디파인될 게이트의 폭을 조절할 수 있다.
상기와 같은 본 발명은 미세 게이트의 소자 제조가 가능하며, 소자의 집적도 및 다기능화가 가능하다. 이러한 소자 제조는 기존의 포토장비로 가능하며 이러한 효과로 인하여 경비 절감의 효과를 누릴 수 있다. 또한 상기 기술을 이용하여 현존하는 기술의 포토장비에서 사용되는 게이트보다 더 작은 게이트의 생산도 가능하다.
기존의 게이트 공정중 식각시 발생되는 잔류 포토레지스트에 대한 문제가 발생하지 않고, 이러한 효과로 인하여 새로운 포토레지스트에 대한 개발이 필요 없다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 측벽을 이용한 미세 게이트 라인 제조 방법은 측벽을 이용하여 미세 게이트를 형성하는 기술을 사용함으로써 종래의 감광제를 이용하여 게이트를 형성했을 때 사용되던 노광 공정이 불필요하게 되어 마스크 수가 줄어들어 경비가 절감되며, 감광제 제거 공정이 줄어들게 되어 패턴의 신뢰성을 확보할 수 있다. 또한 게이트 폭의 구현이 노광 장비의 능력에 의존하지 않고, 측벽으로 조절되어 기존의 노광 장비로 구현 불가능한 미세 게이트의 구현이 가능하게 되어 장비의 효율성을 극대화 할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 의한 게이트 형성 방법을 나타낸 공정단면도.
도 2는 본 발명에 의한 게이트 형성 방법을 나타낸 공정단면도.
Claims (6)
- 소정의 구조물이 형성된 실리콘 기판위에 제 1버퍼층을 형성하는 단계;상기 제 1버퍼층 상부에 제 2버퍼층을 형성하고 트렌치를 형성하는 단계;상기 제 2버퍼층의 상부에 측벽을 형성하기 위한 절연막을 형성하고 에치백하여 측벽을 형성하는 단계;상기 측벽을 식각마스크로 하여 제 1버퍼층을 식각하는 단계;폴리를 형성하고 평탄화하여 게이트 라인을 형성하는 단계; 및상기 제 1버퍼층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1버퍼층은 산화막 또는 질화막임을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 2버퍼층은 산화막 또는 질화막임을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 평탄화는 폴리, 제 2버퍼층 및 측벽을 제거하여 제 1버퍼층이 드러날때 까지 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1버퍼층과 제 2버퍼층은 식각선택비가 높은 것을 특징으로 하는 측벽을 이용한 미세 게이트 라인 제조 방법.
- 제 1항에 있어서,상기 제 2버퍼층의 두께와 절연층의 두께로 게이트의 폭을 조절하는 것을 특징으로 하는 측벽을 이용한 미세 게이트 라인 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042308A KR100485933B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042308A KR100485933B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002954A KR20050002954A (ko) | 2005-01-10 |
| KR100485933B1 true KR100485933B1 (ko) | 2005-04-29 |
Family
ID=37218205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0042308A KR100485933B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100485933B1 (ko) |
-
2003
- 2003-06-27 KR KR10-2003-0042308A patent/KR100485933B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050002954A (ko) | 2005-01-10 |
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|
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