KR100446654B1 - 반도체 소자 및 제조 방법 - Google Patents

Abstract

본 발명의 목적은 반도체 소자의 미세화에 의해 작아지는 게이트 CD를 기존과 다른 방법에 의해 확보하고, 게이트 CD가 작아지더라도 콘택 식각시 충분한 얼라인 마진을 확보할 수 있도록 된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.

이에 본 발명은 웨이퍼 상에 게이트 산화막을 형성하고, 게이트 패턴을 마스크로 LDD를 형성하는 단계와, 다시 게이트 산화막에 질화막을 증착,패터닝하여 게이트 CD 영역을 확보한 후, 얇은 질화막을 재 증착하여 게이트 CD 영역의 폭을 줄이고, 이방성 식각 후 폴리실리콘을 증착하여 평탄화함으로서 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 및 제조 방법{SEMICONDUCTOR DEVICES AND METHOD FOR MANUFACTURING THEREOF}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 미세한 반도체 소자의 게이트 CD(critical dimension)의 구현을 위한 게이트와 측벽 형성 방법에 관한 것이다.

일반적으로 반도체 소자는 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트 전극이 형성된 구조를 가지며, 최근 반도체 소자의 미세화에 따른 단채널 효과(short channel effect)를 방지하기 위하여 소스 및 드레인 영역의 안쪽에 불순물 농도가 엷은 LDD(lightly doped drain) 영역을 둔 구조가 주로 사용되고 있다.

그러면, 도 1a 내지 도 1e를 참조하여 종래 반도체 소자의 구조를 개략적으로 설명한다.

도 1e에서 알 수 있는 바와 같이 종래 반도체 소자는 반도체 기판(10) 상에 게이트 산화막(11)과 게이트 전극(12)이 형성되어 있으며, 게이트 전극(12)의 측벽에는 절연막으로 형성된 스페이서(spacer;16)가 형성되어 있다.

그리고, 스페이서(16) 외부 끝단의 반도체 기판(10) 활성 영역에는 반도체 기판(10)과 반대 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(17)이 형성되어 있으며, 소스/드레인 영역(17)의 내측 즉, 게이트 전극(12)의 끝단과 소스/드레인 영역(17)의 사이인 스페이서(16) 하부의 반도체 기판(10)에는 소스/드레인 영역(17)과 동일 도전형의 불순물이 저농도로 매입된 LDD 영역(14)이 형성되어 있다.

또한, 게이트 전극(12)과 스페이서(16) 사이에 폴리산화막(13) 또는/ 및 캡산화막(15)이 형성될 수도 있다.

상기와 같이 구성된 종래 반도체 소자의 제조방법을 간략히 설명하면 다음과 같다.

먼저 도 1a에서와 같이 반도체 기판(10) 상에 게이트 산화막(11)을 형성하고, 그 위에 폴리 실리콘을 증착한 후 패터닝(patterning)하여 게이트 전극(12)을 형성한다.

그리고 도 1b에서와 같이 반도체 기판(10)을 열처리하여 반도체 기판(10) 및 게이트 전극(12) 표면에 폴리 산화막(13)을 형성한 이후, 게이트 전극(12)을 마스크로 하여 반도체 기판(10)과 반대 도전형을 갖는 불순물을 반도체 기판(10) 상에저농도로 이온 주입하여 LDD 영역(14)을 각각 형성한다.

다음으로, 도 1c에서와 같이 반도체 기판(10)에 캡 산화막(15)과 질화막(16')을 연속하여 증착한 후, 도 1에서와 같이 증착된 질화막(16')을 이방성 식각하여 게이트(12)의 측벽에 스페이서(16)를 형성한다.

그리고 도 1e에서와 같이 스페이서(16)를 마스크로 하여 반도체 기판(10)에 LDD 영역(14)과 동일 도전형의 불순물을 고농도로 이온 주입함으로써 소스/드레인 영역(17)을 형성한다.

그런데 상기한 종래의 반도체 소자에서는 패턴 기술의 한계로 인해 극히 미세한 게이트 CD를 확보하는 데 어려움이 있다. 또한, 소자의 크기가 미세해질수록 게이트 CD가 작아져 콘택 식각 시 충분한 얼라인 마진을 확보하기 힘들다는 문제점이 있다.

이에 본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 반도체 소자의 미세화에 의해 작아지는 게이트 CD를 기존과 다른 방법에 의해 확보하고, 게이트 CD가 작아지더라도 콘택 식각시 충분한 얼라인 마진을 확보할 수 있도록 된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.

도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 개략적으로 도시한 단면도이고,

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 제조방법을 개략적으로 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 게이트 전극 영역이 드러나는 절연막 패턴을 형성하고 라이너 절연막을 형성한 후, 드러난 영역에 게이트 전극을 형성하는 것을 그 요지로 한다.

이를 위해 본 발명의 반도체 소자는 필드 산화막에 의해 정의된 반도체 기판의 활성 영역 상부에 형성되는 게이트 산화막과, 상기 게이트 산화막의 상부에 형성되는 게이트 전극, 상기 게이트 전극 양 측벽의 게이트 산화막 상부에 형성되는 라이너 절연막, 상기 라이너 절연막 측벽의 게이트 산화막 상부에 형성되는 스페이서, 상기 스페이서 외측의 반도체 기판에 형성되는 소스/드레인 영역을 포함한다.

상기한 반도체 소자를 제조하기 위하여 본 발명은 반도체 기판에 게이트 산화막을 형성하는 단계, 상기 반도체 기판의 게이트 형성 위치에 게이트 패턴을 형성한 후 상기 반도체 기판과 반대 도전형의 불순물을 저농도로 이온 주입하여 LDD 영역을 형성하는 단계, 상기 게이트 패턴을 제거한 후, 상기 반도체 기판 상부에 상기 게이트 형성 위치가 드러나는 윈도우를 가지는 리버스 게이트 패턴을 형성하는 단계, 상기 반도체 기판 상부에 얇은 절연막을 증착하고 식각하여 상기 윈도우의 내측벽에 라이너 절연막을 형성하는 단계, 상기 반도체 기판 상부에 폴리 실리콘을 증착하여 상기 윈도우를 메운 후, 상기 폴리 실리콘을 평탄화하여 게이트 전극을 형성하는 단계, 상기 게이트 전극과 라이너 절연막 및 리버스 게이트 패턴의 일부를 덮는 마스크 패턴을 통해 상기 리버스 게이트 패턴을 패터닝하여 상기 라이너 절연막의 측벽에 스페이서를 형성하는 단계, 상기 반도체 기판에 상기 LDD 영역과 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함한다.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 제조방법을 개략적으로 도시한 단면도이다.

상기한 도면 중 도 2g에서와 같이 본 발명에 의해 제조되는 반도체 소자는, 필드 산화막에 의해 정의된 반도체 기판(20)의 활성 영역 상에 게이트 산화막(21)과 게이트(27)가 형성되며, 이 게이트(27) 측면의 게이트 산화막(21) 상부에는 질화막 등의 절연막으로 이루어진 스페이서(24)가 형성되고, 상기 게이트(27)와 스페이서(24) 사이에는 게이트의 폭을 줄이기 위한 질화막 등의 절연막으로 이루어진 라이너 절연막(26)이 형성되며, 상기 스페이서(24) 아래의 반도체 기판(20) 상에는 LDD영역(23)이 형성되고, 그 외측으로는 소소/드레인영역(30)이 형성되어 있다.

이러한 구조의 반도체 소자는 게이트(27) 형성 전 게이트(27)의 측벽을 이루는 라이너 절연막(26)의 두께를 조절함으로써 보다 작은 게이트 CD를 확보할 수 있게 된다.

그러면, 이와 같은 구조의 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 도 2a 내지 도 2g를 참조하여 상세히 설명한다.

먼저 도 2a에서와 같이 반도체 기판(20)의 활성 영역 표면에 게이트 산화막(21)을 형성시킨 후 이 게이트 산화막(21) 상에 포토레지스트 등의 절연막을 형성하고 반도체 기판(20) 활성 영역 상의 게이트 형성 위치에만 절연막이 남도록 패터닝하여 게이트 패턴(22)을 형성한 후, 게이트 패턴(22)을 마스크로 하여 반도체 기판(20) 상에 반도체 기판(20)과 반대 도전형의 불순물을 저농도로 이온 주입함으로써, 도 2b에서와 같이 LDD영역(23)을 형성하고 게이트 산화막(21) 상부에 잔존하고 있는 게이트 패턴(22)을 제거한다.

그 다음 도 2c에서와 같이 게이트 산화막(21) 상에 질화막 등의 절연막을 형성한 후 패터닝하여 게이트 패턴(22)과 반대 형상을 갖는, 즉 게이트 형성 위치가 드러나는 윈도우(25)를 갖는 리버스 게이트 패턴(24')을 형성한다.

그 다음 도 2d에서와 같이 리버스 게이트 패턴(24')을 포함한 반도체 기판(20) 상부 전면에 질화막 등의 절연막에 의한 얇은 질화막을 증착한 후 리버스 게이트 패턴(24')의 윈도우 내측면에만 절연막이 남도록 이방성 식각, 에치백(etch-back) 등의 방법에 의해 식각하여 라이너 절연막(26)을 형성한다.

이와같이 라이너 절연막(26)에 의해 종래 반도체 소자 제조 공정에서 패턴 기술의 한계로 인한 게이트 CD의 미세화를 극복한다. 즉, 종래 패턴 기술에 의해 형성 가능한 윈도우(25)의 폭에서 라이너 절연막(26)의 두께만큼 더 미세화가 가능하게 된다.

그 다음 도 2e에서와 같이 반도체 기판(20) 상부에 폴리 실리콘을 증착하여 윈도우(25)를 메우고 CMP, 에치백 등을 통해 폴리 실리콘이 윈도우(25) 내에만 잔류하도록 평탄화함으로써 게이트 전극(27)을 형성한다.

이때, 리버스 게이트 패턴(24') 및 라이너 절연막(26)은 평탄화 공정시 종점의 역할을 하게 됨으로써, 게이트 전극(27) 형성을 위한 폴리 실리콘을 두껍게 증착한 후 충분한 CMP를 실시할 수 있게 되고, 이에 따라 이중으로 절연막(24',26)을 증착함으로서 인해 발생할 수 있는 와인글래스(wine glass) 형태의 게이트 프로파일을 방지할 수 있다.

그 다음 도 2f에서와 같이 게이트 전극(27)과 게이트 전극(27) 측벽의 라이너 절연막(26)과 절연막(24') 일부를 덮는 마스크 패턴에 의해 절연막(24')을 식각하여 게이트 전극 측벽, 즉 라이너 절연막(26)의 측벽에 스페이서(24)를 형성한다.

이때, 종래 스페이서 형성을 위한 절연막의 증착 두께와 이방성 식각 조건의 제어에 의해 스페이서의 폭이 제어되는 것과는 달리, 마스크 패턴의 폭에 의해 스페이서(24)의 폭이 제어된다. 따라서 마스크 패턴의 폭은 게이트 전극(27), 라이너 절연막(26)을 덮는 넓은 폭을 가지고 있어 패턴 기술의 한계에 관계없이 절연막(24') 상부에서의 폭이 자유로이 조절할 수 있으며, 그에 따라 스페이서(24) 폭을 크게 할 수 있으므로 후속 콘택 형성시 보다 넓은 콘택 마진(margin)을 줄 수 있게 된다.

그 다음 도 2g에서와 같이 반도체 기판(20) 상부 전면에 캡산화막(29)을 증착한 후, 상기 스페이서(24)를 마스크로 하여 LDD영역(23)과 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인 영역(30)을 형성함으로써, 라이너 절연막(26)에 의해 미세한 게이트 CD를 갖는 반도체 소자를 얻을 수 있게 된다.

이상 설명한 바와 같은 본 발명에 따른 반도체 소자 제조 방법에 의하면, 종래의 게이트 패턴 수준에서 보다 작은 게이트 CD의 구현이 가능하다.

또한, 마스크 패턴에 의해 게이트와 스페이서가 같이 형성됨으로써 스페이서의 폭을 보다 작게 만들 수 있고 이에 따라 고집적 소자의 경우 모트 지역에서 보다 넓은 콘택 마진을 확보할 수 있게 된다.

Claims (9)

1. 삭제
2. 반도체 기판에 게이트 산화막을 형성하는 단계,

   상기 반도체 기판의 게이트 형성 위치에 게이트 패턴을 형성한 후 상기 반도체 기판과 반대 도전형의 불순물을 저농도로 이온 주입하여 LDD 영역을 형성하는 단계,

   상기 게이트 패턴을 제거한 후, 상기 반도체 기판 상부에 상기 게이트 형성 위치가 드러나는 윈도우를 가지는 리버스 게이트 패턴을 형성하는 단계,

   상기 반도체 기판 상부에 얇은 절연막을 증착하고 식각하여 상기 윈도우의 내측벽에 라이너 절연막을 형성하는 단계,

   상기 반도체 기판 상부에 폴리 실리콘을 증착하여 상기 윈도우를 메운 후, 상기 폴리 실리콘을 평탄화하여 게이트 전극을 형성하는 단계,

   상기 게이트 전극과 라이너 절연막 및 리버스 게이트 패턴의 일부를 덮는 마스크 패턴을 통해 상기 리버스 게이트 패턴을 패터닝하여 상기 라이너 절연막의 측벽에 스페이서를 형성하는 단계,

   상기 반도체 기판에 상기 LDD 영역과 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
3. 제 2 항에 있어서, 상기 소스/드레인 영역 형성을 위한 이온 주입 이전에, 상기 반도체 기판 상부에 캡 산화막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
4. 제 2 항에 있어서, 상기 게이트 패턴은 포토레지스트의 패터닝에 의해 형성하는 반도체 소자 제조 방법.
5. 제 2 항에 있어서, 상기 리버스 게이트 패턴은 절연막을 패터닝하여 형성하는 반도체 소자 제조 방법.
6. 제 5 항에 있어서, 상기 절연막으로 질화막을 이용하는 반도체 소자 제조 방법.
7. 제 2 항에 있어서, 상기 라이너 절연막으로 질화막을 이용하는 반도체 소자제조 방법.
8. 제 2 항에 있어서, 상기 폴리 실리콘의 평탄화는 CMP 또는 에치백 공정을 이용하는 반도체 소자 제조 방법.
9. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서, 게이트 CD를 조절하기 위하여 상기 라이너 절연막의 두께를 조절하는 반도체 소자 제조 방법.