KR100597084B1 - 반도체 소자의 트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 다마신 공정으로 게이트 전극을 형성한 후 CMP로 평탄화되는 폴리실리콘의 두께를 조절함으로써 게이트 전극의 저항을 조절할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자의 트랜지스터 형성방법은 실리콘 기판에 소자분리막과 웰 영역을 형성하는 단계; 상기 웰 영역의 상부에 스페이서를 포함한 1차 더미 게이트를 형성하는 단계; 상기 스페이서와 1차 더미 게이트를 마스크로 하여 소오스/드레인 영역과 깊은 접합영역을 형성하고 열처리 하는 단계; 상기 1차 더미 게이트를 제거하고 2차 더미 게이트를 형성하는 단계; 상기 2차 더미 게이트를 포함한 실리콘 기판의 상부 전면에 라이너 질화막과 더미 PMD를 형성하는 단계; 상기 더미 PMD와 라이너 질화막을 상기 스페이서의 상부까지 CMP하는 단계; 상기 CMP이후 상기 2차 더미 게이트를 제거하고 다마신 게이트를 형성하는 단계; 및 상기 다마신 게이트의 폴리실리콘을 원하는 두께만큼 CMP로 평탄화하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 다마신 공정으로 게이트 전극을 형성한 후 CMP로 평탄화되는 폴리실리콘의 두께를 조절함으로써 게이트 전극의 저항을 조절할 수 있는 효과가 있다.
다마신 게이트
Description
도 1은 종래기술에 의한 다마신 게이트의 단면도.
도 2a 내지 도 2d는 본 발명에 의한 다마신 게이트 제조방법의 단면도.
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 다마신(damascene) 공정으로 게이트 전극을 형성한 후 CMP(chemical mechanical polishing)로 평탄화되는 폴리실리콘의 두께를 조절함으로써 게이트 전극의 저항을 조절할 수 있는 방법에 관한 것이다.
소자가 고도화로 집적되면서, 여러 가지 게이트 구조가 개발되었다. 예를 들면, 게이트 산화막상에 알루미늄(Al)으로 이루어진 금속 게이트 전극은 저항이 낮다는 이점을 갖는다. 그러나, 이 금속 게이트 전극은 고온의 범위에서 내열성이 낮다는 단점을 갖는다. 따라서, 이러한 게이트 전극은 고온에서의 열처리 이전에 게 이트 전극이 형성되어야만 하는 자기정렬(self-aligned) 구조에 적합하지 않다. 하지만 게이트 산화막 상에 형성된 도핑된 폴리실리콘으로 이루어진 게이트 전극은 게이트 산화막의 형성 직후에 즉, 반도체 장치용 제조 공정의 초기 단계에 형성될 수 있어서 이에 의한 자기 정렬 공정에 적합하다. 도핑된 폴리 실리콘 게이트 전극은 파티클에 의한 게이트 산화물의 오염이 방지될 수 있다는 것과 자기정렬 공정에 적합한 고내열성 등의 이점을 갖는다. 그러나, 폴리사이드(polycide) 게이트 구조는 시트 저항의 조절에 어려움이 있으며 이온 주입법이나 열처리등의 방법을 통해서는 소자 전체에 영향을 줄 수 있기 때문에 공정상의 어려움이 있다.
도 1은 종래기술에 의한 다마신 구조의 폴리실리콘 게이트 전극의 단면도이다. 실리콘 기판(1)에 소자분리막(2)과 웰 영역(미도시)을 형성하고 더미(dummy) 게이트용 폴리실리콘(미도시)을 증착한다. 이후 더미 게이트용 패턴(미도시)을 형성하고 식각하여 더미 게이트를 형성한다. 이후 LDD(lightly doped drain, 3) 영역을 형성하기 위한 이온주입을 실시하고 질화막을 증착하여 스페이서(spacer, 4)를 형성한다. 이후 소오스/드레인 영역(5)을 형성하기 위한 이온주입을 실시한 후 더미 게이트를 제거한다. 상기 더미 게이트가 제거된 영역의 하부에 플라즈마 산화로 채널 영역(6)을 형성하고 게이트 산화막(7)과 폴리실리콘(8)을 증착한 후 평탄화한다.
최근에는 소자의 고집적화에 따라 게이트의 폭이 점점 줄어들면서 전극으로 쓰이는 폴리실리콘의 저항을 제어하기 위해 추가로 게이트 영역에만 이온를 주입하거나 열처리 온도나 시간을 조절해 한정된 폭을 가진 폴리 실리콘의 저항을 제어해 왔다. 하지만 저항 조절을 위해서 앞서 언급한 추가 이온 주입이나 열처리 온도 및 시간 조절은 이미 형성되어 있는 소자와의 영향을 무시할 수 없기 때문에 한계를 갖는다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 다마신 공정으로 게이트 전극을 형성한 후 CMP로 평탄화되는 폴리실리콘의 두께를 조절함으로써 게이트 전극의 저항을 조절할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판에 소자분리막과 웰 영역을 형성하는 단계; 상기 웰 영역의 상부에 스페이서를 포함한 1차 더미 게이트를 형성하는 단계; 상기 스페이서와 1차 더미 게이트를 마스크로 하여 소오스/드레인 영역과 깊은 접합영역을 형성하고 열처리 하는 단계; 상기 1차 더미 게이트를 제거하고 2차 더미 게이트를 형성하는 단계; 상기 2차 더미 게이트를 포함한 실리콘 기판의 상부 전면에 라이너 질화막과 더미 PMD를 형성하는 단계; 상기 더미 PMD와 라이너 질화막을 상기 스페이서의 상부까지 CMP하는 단계; 상기 CMP이후 상기 2차 더미 게이트를 제거하고 다마신 게이트를 형성하는 단계; 및 상기 다마신 게이트의 폴리실리콘을 원하는 두께만큼 CMP로 평탄화하는 단계로 이루어진 반도체 소자의 트랜지스터 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 1차 더미 게이트를 형성하는 단계를 보여주는 단면도이다. 우선 실리콘 기판(20)에 STI(shallow trench isolation) 소자분리막(21)을 형성하고 웰(well) 영역(미도시)을 형성하기 위한 이온주입을 실시한다. 이후 게이트 산화막(22)을 형성하고 게이트 폴리실리콘(23)을 증착한 후, 게이트 패턴을 형성하여 게이트 이외의 영역은 식각으로 제거하여 더미 게이트를 완성한다. 이후 LDD 영역(24)을 형성하기 위한 이온주입을 하고 게이트 측벽에 스페이서(25)를 형성한다. 이후 상기 더미 게이트와 스페이서를 식각마스크로 하여 소오스/드레인 영역과 깊은 접합(deep junction) 영역(26)을 형성하기 위한 이온주입을 행한다. 이후 800℃의 온도에서 RTA(rapid thermal annealing) 처리를 하여 상기 이온주입된 불순물의 확산을 억제한다.
다음, 도 2b는 2차 더미 게이트를 형성한 후 제거하는 단계를 보여주는 단면도이다. 상기 1차 더미 게이트(27)를 제거한 후, 플라즈마를 이용한 산화에 의해 게이트 산화막(미도시)을 형성한다. 이후 게이트 폴리실리콘(미도시)을 증착하여 2차 더미 게이트를 완성한다. 이후 반도체 기판의 전면에 라이너 질화막(linear nitride, 28)을 형성한다. 상기 라이너 질화막 상부 전면에 더미 PMD(PreMetal Dielectric, 29)를 증착한 후, CMP(chemical mechanical polishing) 공정으로 평탄 화를 실시한다. 이때 상기 평탄화는 게이트 스페이서의 상부가 노출될 때까지 진행한다. 평탄화 이후에는 상기 2차 더미 게이트를 습식식각으로 제거하여 다마신 패턴을 형성한다.
다음, 도 2c는 상기 다마신 패턴(30)에 게이트 산화막(31)을 소정의 두께로 증착하는 단계를 보여주는 단면도이다.
다음, 도 2d는 상기 게이트 산화막의 상부에 게이트 폴리실리콘(32)을 증착한 후, CMP 공정을 거쳐 상기 스페이서의 상부가 노출될 때까지 평탄화를 실시하여 다마신 게이트를 완성한다. 이때 CMP의 두께는 물리적인 값으로서 비교적 쉽게 조정이 가능하기 때문에 원하는 저항값에 따른 두께만 알고 있으면 폴리실리콘의 저항은 CMP 두께(A)로써 조절이 가능하다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 다마신 공정으로 게이트 전극을 형성한 후 CMP로 평탄화되는 폴리실리콘의 두께를 조절함으로써 게 이트 전극의 저항을 조절할 수 있는 효과가 있다.
Claims (5)
- 반도체 소자의 트랜지스터 제조방법에 있어서,실리콘 기판에 소자분리막과 웰 영역을 형성하는 단계;상기 웰 영역의 상부에 스페이서를 포함한 1차 더미 게이트를 형성하는 단계;상기 스페이서와 1차 더미 게이트를 마스크로 하여 소오스/드레인 영역과 깊은 접합영역을 형성하고 열처리 하는 단계;상기 1차 더미 게이트를 제거하고 2차 더미 게이트를 형성하는 단계;상기 2차 더미 게이트를 포함한 실리콘 기판의 상부 전면에 라이너 질화막과 더미 PMD를 형성하는 단계;상기 더미 PMD와 라이너 질화막을 상기 스페이서의 상부까지 CMP하는 단계;상기 CMP이후 상기 2차 더미 게이트를 제거하고 다마신 게이트를 형성하는 단계; 및상기 다마신 게이트의 폴리실리콘을 원하는 두께만큼 CMP로 평탄화하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 스페이서를 포함한 1차 더미 게이트를 형성하는 단계는웰 영역이 형성된 실리콘 기판의 상부에 열산화막을 형성하고 폴리실리콘을 증착한 후 게이트가 형성될 영역을 패터닝하는 단계;상기 패터닝을 식각마스크로 하여 1차 더미 게이트를 형성하는 단계;상기 1차 더미게이트의 측벽 하부면에 LDD 영역을 형성하는 단계; 및상기 더미 게이트를 포함한 실리콘 기판의 전면에 질화막을 증착하고 패터닝하여 측벽 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 열처리 단계는 800℃의 온도에서 RTA 처리함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 2차 더미게이트의 게이트 산화막은 플라즈마를 이용해 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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