KR100498644B1 - Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 PIP 커패시터를 갖는 반도체 소자의 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 소자 분리막 상부에 PIP 커패시터의 하부 전극을 형성하고, 하부 전극 상부에 적층된 유전체막, 상부 전극 및 블록킹 질화막 패턴을 형성하고, 로직 트랜지스터의 기판 활성 영역에 게이트 절연막 및 게이트 전극, 소오스/드레인 영역을 형성하고, 기판 전면에 층간 절연막을 형성한 후에, PIP 커패시터 및 로직 트랜지스터의 콘택홀 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 층간 절연막내에 PIP 커패시터의 하부 전극 및 로직 트랜지스터의 게이트 전극 또는 소오스/드레인 영역이 노출되는 콘택홀을 형성함과 동시에 층간 절연막 및 블록킹 질화막내에 PIP 커패시터의 상부 전극이 노출되는 콘택홀을 형성한다. 그러므로, 본 발명은 PIP 커패시터의 상부 전극에 추가된 블록킹 질화막에 의해 로직 트랜지스터 및 커패시터 하부 전극의 콘택홀 식각 공정시 커패시터 상부 전극의 콘택홀이 과도 식각되는 것을 막아 단차가 발생하는 PIP 커패시터와 로직 트랜지스터의 콘택홀 식각 공정을 1회로 단축할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 로직 회로에 아날로그 소자인 PIP 커패시터를 삽입한 반도체 소자의 콘택홀 식각 공정시 로직 회로 영역과 PIP 커패시터 영역간의 단차로 인한 콘택홀 식각률 차이를 줄일 수 있는 PIP 커패시터를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화 기술에 의해 로직 회로내 아날로그 커패시터가 로직 회로와 함께 집적화된 반도체 소자가 연구/개발되어 제품으로 사용되고 있다. 로직 회로(예컨대 CMOS 로직)에서 사용되는 아날로그 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다. 이러한 PIP 또는 MIM 커패시터는 MOS(Metal Oxide Silicon)형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 이 중에서도 PIP 커패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 커패시터의 전극을 함께 제조하는 특징을 갖는다.
도 1a 내지 도 1g는 종래 기술에 의한 PIP 커패시터 및 로직 회로를 갖는 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 종래 기술의 반도체 소자의 제조 공정은 다음과 같다.
먼저 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 등의 소자 분리 공정을 통해 반도체 기판(10)인 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 소자분리막(12)을 형성하고 이온 주입(ion implantation) 공정을 통해 기판(10)의 활성 영역에 문턱 전압 조절 등의 도펀트(dopant)를 이온 주입시킨다.
그리고 기판(10)의 활성 영역 전면에 절연막을 증착하고 그 위에 로직 트랜지스터의 게이트 전극 및 PIP 커패시터의 하부 전극으로 사용되는 제 1폴리실리콘막을 증착한다. 커패시터의 하부 전극 마스크를 이용한 사진 및 건식 식각(dry etch) 공정을 진행하여 제 1폴리실리콘막을 패터닝하여 소자 분리막(12) 상부에 커패시터의 하부 전극(18)을 형성한 후에 이온 주입 공정을 실시하여 하부 전극(18)의 도펀트 농도를 높게 조절한다.
계속해서 상기 구조물 전면에 유전체막으로서 ONO(Oxide-Nitride-Oxide)를 증착하고 그 위에 PIP 커패시터의 상부 전극으로 사용되는 제 2폴리실리콘막을 증착 및 이온 주입한다. 그런 다음 로직 트랜지스터의 게이트 전극 및 커패시터의 상부 전극의 각 마스크를 이용한 사진 및 건식 식각을 진행하여 소자 분리막(12) 상부에 있는 제 2폴리실리콘막을 패터닝해서 상부 전극(22)을 형성하고 그 하부의 유전체막(20)또한 패터닝한다. 이와 동시에 기판의 활성 영역에 제 2폴리실리콘막을 패터닝하여 로직 트랜지스터의 게이트 전극(16)을 형성하면서 게이트 전극(16) 하부의 절연막또한 패터닝하여 게이트 절연막(14)을 형성한다.
이후 도면에 도시하지 않았지만, 로직 트랜지스터의 활성 영역에 LDD(Light Doped Drain) 이온 주입 공정을 실시하여 기판(10)내에 게이트 전극(16)의 폭만큼 서로 이격된 n- 또는 p- LDD 영역을 형성한다.
이어서 도 1b에 도시된 바와 같이, 상기 구조물 전면에 절연막으로서 실리콘질화막(Si3N4)을 증착하고 이를 건식 식각하여 커패시터의 상부 전극(22) 및 유전체막(20)과, 하부 전극(18)의 양쪽 측벽에 스페이서(24)를 형성한다. 이와 동시에 로직 트랜지스터의 게이트 전극(16) 및 게이트 절연막(14)의 양쪽 측벽에도 스페이서(24)를 형성한다. 그리고 로직 트랜지스터 영역에 소오스/드레인 이온 주입 공정을 실시하여 기판(10)내에 게이트 전극(16) 및 스페이서(24)의 폭만큼 서로 이격된 소오스/드레인 영역(26)을 형성한다.
계속해서 도 1c에 도시된 바와 같이, 커패시터의 상부 전극(26) 표면 또는 로직 트랜지스터 영역의 실리사이드가 형성되지 않을 영역에 블록킹 산화막(28)을 형성하고, 기판 전면에 실리사이드 금속층으로서 티타늄(Ti)을 증착하고 어닐 처리하여 티타늄 실리사이드막(30a, 30b)을 형성한다. 이로 인해, 로직 트랜지스터의 게이트 전극(16) 또는 소오스/드레인 영역(26) 표면에 실리사이드막(30a)을 형성함과 동시에 커패시터의 하부 전극(18) 표면에 실리사이드막(30b)을 형성한다.
이어서 도 1d에 도시된 바와 같이, 상기 구조물 전면에 식각 정지막(32)으로서 실리콘 질화막을 형성하고 그 위에 층간 절연막(PMD: Poly Metal Dielectric layer)(34)으로서 BPSG(BoroPhospho Silicate Glass) 또는 PSG(Phospho Silicate Glass)를 증착 및 어닐링한다. 그런 다음 화학적기계적연마(chemical mechanical polishing)로 층간 절연막(34)의 표면을 평탄화한 후에, 화학적기계적연마 공정시 발생된 스크래치(scratch)를 보상해주기 위하여 층간 절연막(34) 상부에 버퍼 산화막(buffer oxide layer)(36)을 추가 형성한다.
계속해서 도 1e에 도시된 바와 같이, 버퍼 산화막(36) 상부에 커패시터의 상부 전극 콘택홀 마스크를 이용한 사진 공정을 진행하여 커패시터의 콘택홀 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 건식 식각 공정으로 버퍼 산화막(36) 내지 블록킹 산화막(28)까지 식각해서 커패시터의 상부 전극(22) 표면이 드러나는 콘택홀(38)을 형성한 후에 포토레지스트 패턴을 제거한다.
그런 다음 도 1f에 도시된 바와 같이, 버퍼 산화막(36) 상부에 로직 트랜지스터 및 커패시터의 하부 전극 콘택홀 마스크를 이용한 사진 공정을 진행하여 로직 트랜지스터의 콘택홀 또는 커패시터의 하부 전극 콘택홀 영역을 정의하는 포토레지스트 패턴을 형성하고, 건식 식각 공정으로 버퍼 산화막(36) 내지 식각 정지막(32)까지 식각해서 로직 트랜지스터의 게이트 전극(16) 또는 소오스/드레인 영역(26)의 실리사이드막(30a) 표면이 드러나는 콘택홀(40)을 형성한다. 이와 동시에 커패시터의 하부 전극(18)의 실리사이드막(30b) 표면이 드러나는 콘택홀(40)도 함께 형성된다.
그리고나서 도 1g에 도시된 바와 같이, 상기 버퍼 산화막(36) 내지 식각 정지막(32)의 콘택홀(38, 40)내에 도전막으로서 도프트 폴리실리콘 또는 금속물질을 매립하고 이를 패터닝하여 트랜지스터의 게이트 전극(16) 또는 소오스/드레인 영역(26)과 연결되는 콘택(42)과 커패시터의 하부 전극(18) 또는 상부 전극(22)과 연결되는 콘택(44)을 형성하고 버퍼 산화막(36) 위에 이들 콘택(42, 44)과 연결되는 배선(46)을 형성한다.
상기와 같은 종래 기술에 의한 반도체 소자의 제조 방법에 있어서, PIP 커패시터가 두 개의 폴리실리콘층이 적층된 구조이므로 상부 전극(22)과 로직 트랜지스터의 활성 영역의 단차가 적어도 4000?? 정도가 되어 1회의 콘택홀 식각 공정만 진행할 경우 소오스/드레인 영역(26)의 콘택홀이 제대로 식각되지 않거나 상부 전극(22)의 콘택홀이 과도 식각되어 커패시터에 손상을 입히게 되는 문제점이 있었다.
그래서 상기와 같이 2회의 콘택홀 식각 공정을 진행하게 되는데, 먼저 커패시터의 상부 전극(22)의 콘택홀을 식각하고 하부 전극(18)과 로직 트랜지스터의 콘택홀을 함께 식각한다.
그러므로, 종래 기술의 PIP 커패시터를 갖는 반도체 소자의 제조 방법은 로직 트랜지스터와 커패시터 사이의 단차로 인해 2번의 콘택홀 식각 공정을 진행해야 하므로 제조 공정이 증가되며 이로 인해 제조 단가가 높아지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 PIP 커패시터의 상부 전극에 층간 절연막과 식각 선택비를 갖는 블록킹 질화막을 추가함으로써 커패시터의 블록킹 질화막에 의해 로직 트랜지스터 및 커패시터 하부 전극의 콘택홀 식각 공정시 커패시터 상부 전극의 콘택홀이 과도 식각되는 것을 막아 단차가 발생하는 PIP 커패시터와 로직 트랜지스터의 콘택홀 식각 공정을 1회로 단축할 수 있는 PIP 커패시터를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 PIP 커패시터와 로직 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서, 소자분리막이 형성된 반도체 기판 전면에 절연막 및 제 1폴리실리콘막을 적층하는 단계와, 제 1폴리실리콘막을 패터닝하여 소자 분리막 상부에 PIP 커패시터의 하부 전극을 형성하는 단계와, 기판 전면에 유전체막, 제 2폴리실리콘막 및 블록킹 질화막을 순차 적층한 후에 PIP 커패시터 영역의 블록킹 질화막, 제 2폴리실리콘막 및 유전체막을 패터닝하여 하부 전극 상부에 적층된 유전체막, 상부 전극 및 블록킹 질화막 패턴을 형성하는 단계와, 로직 트랜지스터 영역의 제 2폴리실리콘막 및 절연막을 패터닝하여 기판의 활성 영역에 로직 트랜지스터의 게이트 절연막 및 게이트 전극을 형성하는 단계와, 로직 트랜지스터의 기판 내에 소오스/드레인 영역을 형성하는 단계와, 기판 전면에 층간 절연막을 형성하는 단계와, PIP 커패시터 및 로직 트랜지스터의 콘택홀 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 층간 절연막내에 PIP 커패시터의 하부 전극 및 로직 트랜지스터의 게이트 전극 또는 소오스/드레인 영역이 노출되는 콘택홀을 형성함과 동시에 층간 절연막 및 블록킹 질화막내에 PIP 커패시터의 상부 전극이 노출되는 콘택홀을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 PIP 커패시터 및 로직 회로를 갖는 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 본 발명에 따른 반도체 소자의 제조 공정은 다음과 같다.
우선 도 2a에 도시된 바와 같이, STI 등의 소자 분리 공정을 통해 반도체 기판(100)인 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 소자분리막(102)을 형성하고 이온 주입 공정을 통해 기판(100)의 활성 영역에 문턱 전압 조절 등의 도펀트를 이온 주입시킨다.
그리고 기판(100)의 활성 영역 전면에 절연막을 증착하고 그 위에 로직 트랜지스터의 게이트 전극 및 PIP 커패시터의 하부 전극으로 사용되는 제 1폴리실리콘막을 증착한다. 커패시터의 하부 전극 마스크를 이용한 사진 및 건식 식각 공정을 진행하여 제 1폴리실리콘막을 패터닝하여 소자 분리막(102) 상부에 PIP 커패시터의 하부 전극(108)을 형성한 후에 이온 주입 공정을 실시하여 하부 전극(108)의 도펀트 농도를 높게 조절한다.
계속해서 상기 구조물 전면에 유전체막으로서 ONO막을 증착하고 그 위에 PIP 커패시터의 상부 전극으로 사용되는 제 2폴리실리콘막을 증착 및 이온 주입한다. 그런 다음 제 2폴리실리콘막 상부에 블록킹 질화막(blocking nitride layer)으로서 이후 증착될 층간 절연막의 산화막과는 식각 선택성이 있는 실리콘 질화막(Si3N4)을 증착한 후에 PIP 커패시터의 상부 전극 마스크를 이용한 사진 및 건식 식각 공정을 진행하여 블록킹 질화막을 패터닝함으로써 커패시터 영역에 블록킹 질화막 패턴(114)을 형성한다. 이때 블록킹 질화막 패턴(114)은 제 2폴리실리콘막과 기판과의 단차, 층간 절연막 물질과 질화막의 식각 선택비에 맞추어 그 두께를 조정한다. 예를 들어, 제 1폴리실리콘막과 기판과의 단차가 4000Å이고 콘택홀 식각시 층간 절연막과 질화막의 식각 선택비가 4:1이라면 블록킹 질화막 두께는 1000Å정도로 증착한다.
동일한 마스크를 이용한 건식 식각 공정으로 블록킹 질화막 패턴(114) 아래의 제 2폴리실리콘막을 패터닝해서 상부 전극(112)을 형성하고 그 하부의 유전체막(110)또한 패터닝한다. 이로 인해 소자 분리막(102) 상부에 하부 전극(108), 유전체막(110), 상부 전극(112) 및 블록킹 질화막 패턴(114)이 적층된 PIP 커패시터가 완성된다.
그런 다음 로직 트랜지스터의 게이트 전극 마스크를 이용한 사진 및 건식 식각을 진행하여 제 2폴리실리콘막을 패터닝하여 기판의 활성 영역에 로직 트랜지스터의 게이트 전극(106)을 형성하면서 게이트 전극(106) 하부의 절연막또한 패터닝하여 게이트 절연막(104)을 형성한다. 이후 도면에 도시하지 않았지만, 로직 트랜지스터의 활성 영역에 LDD 이온 주입 공정을 실시하여 기판(100)내에 게이트 전극(106)의 폭만큼 서로 이격된 n- 또는 p- LDD 영역을 형성한다.
이어서 도 2b에 도시된 바와 같이, 상기 구조물 전면에 절연막으로서 실리콘질화막(Si3N4)을 증착하고 이를 건식 식각하여 PIP 커패시터의 블록킹 질화막(114),상부 전극(112) 및 유전체막(110)과, 하부 전극(108)의 양쪽 측벽에 스페이서(116)를 형성한다. 이와 동시에 로직 트랜지스터의 게이트 전극(106) 및 게이트 절연막(104)의 양쪽 측벽에도 스페이서(116)를 형성한다.그리고 로직 트랜지스터 영역에 소오스/드레인 이온 주입 공정을 실시하여 기판(100)내에 게이트 전극(106) 및 스페이서(116)의 폭만큼 서로 이격된 n+ 또는 p+ 소오스/드레인 영역(118)을 형성한다.
계속해서 실리사이드가 형성되지 않는 로직 트랜지스터 영역에 블록킹 산화막(미도시함)을 형성하고, 기판 전면에 실리사이드 금속층으로서 티타늄(Ti)을 증착하고 어닐 처리하여 도 2c에 도시된 바와 같은 티타늄 실리사이드막(120a, 120b)을 형성한다. 이로 인해, 로직 트랜지스터의 게이트 전극(106) 또는 소오스/드레인 영역(118) 표면에 실리사이드막(120a)을 형성함과 동시에 PIP 커패시터의 하부 전극(108) 표면에 실리사이드막(120b)을 형성한다. 이때 커패시터의 상부 전극(112)에는 블록킹 질화막 패턴(114)이 형성되어 있어 이 부분에는 실리사이드 블록킹 산화막을 형성하지 않아도 된다.
이어서 도 2d에 도시된 바와 같이, 상기 구조물 전면에 식각 정지막(122)으로서 TEOS(tetraetylorthosilicate)을 형성하고 그 위에 층간 절연막(124)으로서 BPSG 또는 PSG를 증착 및 어닐링한다. 그런 다음 화학적기계적연마 공정으로 층간 절연막(124)의 표면을 평탄화한 후에, 층간 절연막(124) 상부에 버퍼 산화막(126)을 형성하여 화학적기계적연마 공정시 발생된 스크래치를 보상해준다.
계속해서 도 2e에 도시된 바와 같이, 버퍼 산화막(126) 상부에 상부 및 하부 전극의 콘택홀 마스크와 게이트 전극 또는 소오스/드레인 콘택홀 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(미도시됨)을 형성하고, 건식 식각 공정으로 버퍼 산화막(126) 내지 식각 정지막(122)을 식각해서 로직 트랜지스터의 게이트 전극(106) 또는 소오스/드레인(118)의 실리사이드막(120a), 또는 커패시터의 하부 전극(108)의 실리사이드막(120b) 표면이 드러나는 콘택홀(128)을 형성한다. 이와 동시에 건식 식각 공정으로 버퍼 산화막(126) 내지 블록킹 질화막(114)을 식각해서 커패시터의 상부 전극(112) 표면이 드러나는 콘택홀(128)을 형성한다. 그런 다음 포토레지스트 패턴을 제거한다.이와 같은 본 발명의 콘택홀 식각 공정시 PIP 커패시터의 상부 전극(112)과 소오스/드레인 영역(118)에서 단차가 발생하더라도 로직 트랜지스터의 게이트 전극(106), 소오스/드레인 영역(118) 및 PIP 커패시터의 하부 전극(108)에 콘택홀을 형성하기 위하여 버퍼 산화막(126) 내지 식각 정지막(122)을 식각할 때까지 상부 전극(112) 위의 블록킹 질화막(114)이 식각을 저지하기 때문에 상부 전극(112)의 표면이 과도 식각되는 것을 방지한다. 따라서 종래 2번의 콘택홀 식각 공정을 1번의 식각 공정으로 줄일 수 있다.
그리고나서 도 2f에 도시된 바와 같이, 상기 버퍼 산화막(126) 내지 식각 정지막(122) 또는 블록킹 질화막(114)의 콘택홀(128)내에 도전막으로서 도프트 폴리실리콘 또는 금속물질을 매립하고 이를 패터닝하여 로직 트랜지스터의 게이트 전극(106) 또는 소오스/드레인 영역(118)과 연결되는 콘택(130)을 형성함과 동시에 PIP 커패시터의 하부 전극(108) 또는 상부 전극(112)과 연결되는 콘택(132)을 형성한다. 그리고 버퍼 산화막(126) 위에 이들 콘택(130, 132)과 연결되는 배선(134)을 형성하여 본 발명에 따른 반도체 소자의 제조 공정을 완료한다.
이상 설명한 바와 같이, 본 발명은 PIP 커패시터의 상부 전극에 층간 절연막과 식각 선택비를 갖는 블록킹 질화막을 추가함으로써 커패시터의 블록킹 질화막에 의해 로직 트랜지스터 및 커패시터 하부 전극의 콘택홀 식각 공정시 커패시터 상부 전극의 콘택홀이 과도 식각되는 것을 막아 단차가 발생하는 PIP 커패시터와 로직 트랜지스터의 콘택홀 식각 공정을 1회로 단축할 수 있다.
따라서, 본 발명은 PIP 커패시터 및 로직 트랜지스터를 갖는 반도체 소자에서 1회의 콘택홀 식각 공정을 진행할 수 있어 제조 공정 수를 줄이며 이로 인해 반도체 생산 단가를 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1g는 종래 기술에 의한 PIP 커패시터 및 로직 회로를 갖는 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도,
도 2a 내지 도 2f는 본 발명에 따른 PIP 커패시터 및 로직 회로를 갖는 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도.
Claims (5)
- PIP 커패시터와 로직 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서,소자분리막이 형성된 반도체 기판 전면에 절연막 및 제 1폴리실리콘막을 적층하는 단계;상기 제 1폴리실리콘막을 패터닝하여 상기 소자 분리막 상부에 상기 PIP 커패시터의 하부 전극을 형성하는 단계;상기 기판 전면에 유전체막, 제 2폴리실리콘막 및 블록킹 질화막을 순차 적층한 후에 상기 PIP 커패시터 영역의 블록킹 질화막, 제 2폴리실리콘막 및 유전체막을 패터닝하여 상기 하부 전극 상부에 적층된 유전체막, 상부 전극 및 블록킹 질화막 패턴을 형성하는 단계;상기 로직 트랜지스터 영역의 제 2폴리실리콘막 및 절연막을 패터닝하여 기판의 활성 영역에 상기 로직 트랜지스터의 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 로직 트랜지스터의 기판 내에 소오스/드레인 영역을 형성하는 단계;상기 기판 전면에 층간 절연막을 형성하는 단계; 및상기 PIP 커패시터 및 로직 트랜지스터의 콘택홀 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 상기 층간 절연막내에 상기 PIP 커패시터의 하부 전극 및 상기 로직 트랜지스터의 게이트 전극 또는 소오스/드레인 영역이 노출되는 콘택홀을 형성함과 동시에 상기 층간 절연막 및 블록킹 질화막내에 상기 PIP 커패시터의 상부 전극이 노출되는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 영역을 형성하기 전에, 상기 게이트 전극과 상기 상부 전극 및 하부 전극의 양쪽 측벽에 절연 물질로 이루어진 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 영역은 LDD 구조로 이루어진 것을 특징으로 하는 PIP 커패시터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 영역을 형성한 후에, 상기 게이트 전극, 소오스/드레인 영역 또는 하부 전극의 표면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 층간 절연막을 형성하기 전에, 상기 기판 전면에 상기 층간 절연막과 식각 선택성이 있는 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터를 갖는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0006983A KR100498644B1 (ko) | 2003-02-04 | 2003-02-04 | Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0006983A KR100498644B1 (ko) | 2003-02-04 | 2003-02-04 | Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040070794A KR20040070794A (ko) | 2004-08-11 |
| KR100498644B1 true KR100498644B1 (ko) | 2005-07-01 |
Family
ID=37359014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0006983A KR100498644B1 (ko) | 2003-02-04 | 2003-02-04 | Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100498644B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809335B1 (ko) | 2006-09-28 | 2008-03-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US20080116521A1 (en) | 2006-11-16 | 2008-05-22 | Samsung Electronics Co., Ltd | CMOS Integrated Circuits that Utilize Insulating Layers with High Stress Characteristics to Improve NMOS and PMOS Transistor Carrier Mobilities and Methods of Forming Same |
| US7534678B2 (en) | 2007-03-27 | 2009-05-19 | Samsung Electronics Co., Ltd. | Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby |
| US7902082B2 (en) | 2007-09-20 | 2011-03-08 | Samsung Electronics Co., Ltd. | Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers |
| US7923365B2 (en) | 2007-10-17 | 2011-04-12 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon |
-
2003
- 2003-02-04 KR KR10-2003-0006983A patent/KR100498644B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040070794A (ko) | 2004-08-11 |
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