KR100510586B1 - Ｐｉｐ 커패시터 및 모스 트랜지스터를 갖는 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 소자 분리막을 형성하고 활성 영역이 오픈되는 기판의 트렌치를 에피택셜 성장시키되, 소자 분리막보다 높게 단차를 두어 에피택셜막을 형성하는 단계와, 소자 분리막 및 에피택셜막 전면에 제 1폴리실리콘막, 유전체막 및 제 2폴리실리콘막을 순차 적층하고 제 2폴리실리콘막을 패터닝하여 상부 전극을 형성하고 그 아래 유전체막을 패터닝하는 단계와, 제 1폴리실리콘막을 각각 패터닝하여 하부 전극을 형성함과 동시에 게이트 전극을 형성하는 단계와, 에피택셜막 내에 게이트 전극을 사이에 두고 서로 이격된 소오스/드레인 영역을 형성하는 단계와, 구조물 전면에 층간 절연막을 형성하고 층간 절연막내의 콘택홀을 통해서 커패시터의 하부 전극 또는 상부 전극과 모스 트랜지스터의 게이트 전극 또는 소오스/드레인 영역과 연결되는 콘택을 형성하는 단계를 포함한다. 따라서, 본 발명은 소자 분리막 사이의 활성 기판을 에피택셜 공정으로 성장시켜 PIP 커패시터의 하부 전극까지 높임으로써 트랜지스터와 커패시터 영역간의 단차를 없애 콘택홀 제조 공정을 1회로 진행하여 제조 공정 수를 단축하며 제조 수율을 향상시킬 수 있다.
Description
본 발명은 PIP(Polysilicon/Insulator/Polysilicon) 커패시터 및 모스(MOS : Metal Oxide Silicon) 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것으로서, 특히 PIP 커패시터와 트랜지스터 영역간의 단차를 줄일 수 있는 기술에 관한 것이다.
현재, 반도체 소자의 아날로그 회로(예컨대 CMOS 로직)에서 사용되는 커패시터는 주로 PIP와 MIM(Metal/Insulator/Metal)가 사용되고 있다. 이러한 커패시터는 MOS형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 이 중에서도 PIP 커패시터는 노이즈 방지, 주파수 변조 등 널리 이용되는 소자이다. 이러한 PIP 커패시터는 하부 전극(bottom electrode), 유전체막(insulator), 그리고 상부 전극(top electrode)으로 구성되며 하부 전극 및 상부 전극 상부에는 콘택을 통해 금속 배선이 연결되어 다른 소자들과 접속된다. 반도체 소자의 고집적화 기술에 의해 PIP 커패시터가 모스 트랜지스터와 함께 집적화된 반도체 소자가 등장하였다.
도 1은 종래 기술에 의한 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 기술에 의한 반도체 소자는 반도체 기판(10)의 소자 분리막(12) 상부에 제 1폴리실리콘막의 하부 전극(16b), 유전체막(24), 제 2폴리실리콘막의 상부 전극(26)이 순차 적층된 PIP 커패시터를 포함한다. 그리고 소자 분리막(12) 사이의 반도체 기판(10)에 게이트 절연막(14) 및 게이트 전극(16a)이 순차 적층되며 게이트 전극(16a)에 의해 서로 이격되어 기판 내에 형성된 소오스/드레인 영역(20)을 갖는 모스 트랜지스터를 포함한다.
이때, PIP 커패시터를 구성하는 상부 전극(26)과 유전체막(24), 하부 전극(16b)의 각 측벽에 절연 물질로 된 스페이서(28)가 형성되어 있다. 그리고, 모스 트랜지스터의 게이트 전극(16a) 측벽에도 절연 물질로 된 스페이서(18)가 형성되어 있다. 또 PIP 커패시터의 하부 전극(16b) 및 상부 전극(26)과, 모스 트랜지스터의 게이트 전극(16a) 및 소오스/드레인 영역(20) 표면에는 실리사이드막(22)이 형성되어 콘택 저항을 낮추는 역할을 한다. 이러한 PIP 커패시터 및 모스 트랜지스터가 형성된 구조물 전면에 층간 절연막(30)이 형성되며 층간 절연막(30)의 콘택(32)을 통해 커패시터의 하부 전극(16b) 및 상부 전극(26), 또는 모스 트랜지스터의 게이트 전극(16a) 및 소오스/드레인 영역(20)과 연결되는 배선(34)이 형성되어 있다.
이와 같이 구성된 종래 반도체 소자는 모스 트랜지스터의 게이트 전극(16a)과 PIP 커패시터의 하부 전극(16b)을 제 1폴리실리콘막으로 패터닝하여 동시에 형성하게 된다. 그런데, 트랜지스터 영역과 커패시터 영역간의 단차로 인해 이후 층간 절연막(30)의 콘택홀 공정을 2회 이상 진행하게 된다. 즉, 모스 트랜지스터의 게이트 전극(16a)과 하부 전극(16b)의 높이는 동일하기 때문에 콘택홀 식각률 차이가 없으나, 이들 부분에 비해 소오스/드레인 영역(20) 또는 상부 전극(26)의 높이 차이가 발생하므로 1회의 콘택홀 식각 공정이 불가능하였다.
따라서, 트랜지스터 영역과 커패시터 영역의 단차로 인해 동일한 콘택홀 제조 공정을 2회 이상 진행하기 때문에 제조 공정 수가 증가되어 반도체 제조 단가 및 수율을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 모스 트랜지스터의 기판을 에피택셜 공정으로 성장시켜 PIP 커패시터의 하부 전극까지 높임으로써 트랜지스터와 커패시터 영역간의 단차를 없애 콘택홀 제조 공정을 1회로 진행하여 제조 공정 수를 단축하며 제조 수율을 향상시킬 수 있는 PIP 커패시터 및 모스 트랜지스터를 갖는 복합 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 폴리실리콘/유전체/폴리실리콘 구조의 커패시터와 모스 트랜지스터를 갖는 반도체 소자에 있어서, 반도체 기판 상부에 소자 분리막을 형성하면서 기판의 활성 영역이 오픈되는 트렌치를 형성하는 단계와, 오픈된 트렌치의 기판을 에피택셜 성장시키되, 소자 분리막보다 높게 단차를 두어 에피택셜막을 형성하는 단계와, 소자 분리막 및 에피택셜막 전면에 제 1폴리실리콘막, 유전체막 및 제 2폴리실리콘막을 순차 적층하고 커패시터 영역의 제 2폴리실리콘막을 패터닝하여 상부 전극을 형성하고 그 아래 유전체막을 패터닝하는 단계와, 커패시터 영역과 트랜지스터 영역의 제 1폴리실리콘막을 각각 패터닝하여 하부 전극을 형성함과 동시에 게이트 전극을 형성하는 단계와, 트랜지스터 영역의 에피택셜막 내에 게이트 전극을 사이에 두고 서로 이격된 소오스/드레인 영역을 형성하는 단계와, 구조물 전면에 층간 절연막을 형성하고 층간 절연막내의 콘택홀을 통해서 커패시터의 하부 전극 또는 상부 전극과 모스 트랜지스터의 게이트 전극 또는 소오스/드레인 영역과 연결되는 콘택을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 구조를 나타낸 수직 단면도이다. 도 2에 도시된 바와 같이, 본 발명에 따라 제조된 반도체 소자는 반도체 기판(100) 상부의 소자 분리막(102) 사이에 모스 트랜지스터의 활성 영역이 되는 에피택셜막(106)이 소자 분리막(102)보다 높게 형성되어 있다. 그리고 소자 분리막(102) 상부에 제 1폴리실리콘막의 하부 전극(110a), 유전체막(112a), 제 2폴리실리콘막의 상부 전극(114a)이 순차 적층된 PIP 커패시터를 포함한다. 그리고 에피택셜막(106) 상부에는 게이트 절연막(108) 및 제 1폴리실리콘막의 게이트 전극(110b)이 순차 적층되며 게이트 전극(110b)에 의해 서로 이격된 상태로 에피택셜막(106)내에 형성된 소오스/드레인 영역(118)을 갖는 모스 트랜지스터를 포함한다.
이때, PIP 커패시터를 구성하는 상부 전극(114a)과 유전체막(112a), 하부 전극(110a)의 각 측벽에는 절연 물질로 된 스페이서(116)가 형성되어 있으며 모스 트랜지스터의 게이트 전극(110b) 측벽에도 절연 물질로 된 스페이서(116)가 형성되어 있다. 또 PIP 커패시터의 하부 전극(110a) 및 상부 전극(114a)과, 모스 트랜지스터의 게이트 전극(110b) 및 소오스/드레인 영역(118) 표면에는 실리사이드막(120)이 형성되어 콘택 저항을 낮추는 역할을 한다. 이러한 PIP 커패시터 및 모스 트랜지스터가 형성된 구조물 전면에 층간 절연막(122)이 형성되며 층간 절연막(122)의 콘택(124)을 통해 커패시터의 하부 전극(110a) 및 상부 전극(114a), 또는 모스 트랜지스터의 게이트 전극(110b) 및 소오스/드레인 영역(118)과 연결되는 금속 배선(126)이 형성되어 있다.
그러므로, 이와 같이 구성된 본 발명의 반도체 소자는 모스 트랜지스터가 형성되는 기판의 활성 영역이 에피택셜막(106)으로 커패시터 영역인 소자 분리막(102)보다 높게 형성되어 있기 때문에 게이트 전극(110b)과 상부 전극(114a)이 거의 유사한 높이로 형성되어 트랜지스터와 커패시터 영역간의 단차가 줄어든다.
도 3a 내지 도 3i는 도 2에 도시된 본 발명의 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명에 따른 반도체 제조 공정은 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판 상부에 소자 분리막(102)을 형성하면서 기판의 활성 영역이 오픈되는 트렌치(104)를 형성한다. 이때, 소자 분리막(102)은 다음과 같이 형성한다. 기판(100) 상부에 절연 물질로서 TEOS(tetraetylorthosilicate)을 5000Å∼6000Å정도 증착하고 TEOS 상부에 포토레지스트(photo-resist)를 도포한 후에 반도체 소자분리를 위한 리버스 트렌치 마스크(reverse trench mask)를 이용하여 포토레지스트를 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 비활성 영역(non active region)을 정의하는 포토레지스트 패턴을 형성한다. 그리고 포토레지스트 패턴을 사용한 건식 식각(dry etch) 공정으로 TEOS를 패터닝하여 모스 트랜지스터가 형성될 예정인 활성 영역(104)이 오픈되는 소자 분리막(102)을 형성한 후에 포토레지스트 패턴을 제거한다.
그 다음 오픈된 트렌치(104)의 기판을 선택적 에피택셜 실리콘 성장(selective epitaxial silicon growth)시켜 도 3b에 도시된 바와 같이 소자 분리막(102) 사이에 에피택셜막(106)을 형성한다. 이때 에피택셜막(106)은 소자 분리막(102)보다 높게 단차를 두어 형성되는데, 바람직하게는 이후 증착되는 제 1폴리실리콘막 또는 유전체막의 높이까지 성장시킨다. 그 이유는 트랜지스터와 커패시터의 단차를 없애기 위함이다.
이어서 도 3c에 도시된 바와 같이, 소자 분리막(102) 및 에피택셜막(106) 전면에 절연박막으로서 실리콘 산화막(SiO2)(108)을 형성하고, 그 위에 제 1폴리실리콘막(110), 유전체막(111) 및 제 2폴리실리콘막(114)을 순차적으로 적층한다.
그 다음 도 3d에 도시된 바와 같이, 상부 전극 마스크를 이용한 사진 및 식각 공정을 진행하여 커패시터 영역의 제 2폴리실리콘막을 패터닝해서 커패시터의 상부 전극(114a)을 형성하고 그 아래 유전체막(112a)또한 패터닝한다.
계속 해서 도 3e에 도시된 바와 같이, 하부 전극 및 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 커패시터 영역 및 트랜지스터 영역의 제 1폴리실리콘막을 각각 패터닝하여 하부 전극(110a)을 형성함과 동시에 게이트 전극(110b)을 형성한다. 이때, 소자 분리막(102) 상부에 형성된 커패시터의 하부 전극(110a)과 에피택셜막(106) 상부에 형성된 게이트 전극(110b)은 서로 단차가 발생하게 된다. 그 이유는 이전 에피택셜막 제조 공정시 커패시터 영역인 소자 분리막(102)보다 높게 활성 기판을 에피택셜막으로 성장시켰기 때문이다. 따라서, 본 발명의 커패시터 상부 전극(114a)과 게이트 전극(110b)이 거의 유사한 높이를 갖기 때문에 종래 트랜지스터와 커패시터 영역간의 단차가 없어진다.
그리고 도면에 도시되지 않았지만, 트랜지스터 영역인 에피택셜막(106)에 LDD(Light Doped Drain) 이온주입 공정을 실시하여 LDD 영역을 형성한다.
이어서 도 3f에 도시된 바와 같이, 상기 구조물 전면에 절연박막, 예를 들어 실리콘 질화막(Si3N4)을 증착하고 이를 건식 식각하여 커패시터 영역의 상부 전극(114a) 및 유전체막(112a)의 측벽, 하부 전극(110a)의 측벽에 스페이서(116)를 형성한다. 이와 동시에 트랜지스터의 게이트 전극(110b) 측면에도 스페이서(116)가 형성된다.
계속해서 도 3g에 도시된 바와 같이, 트랜지스터 영역에 소오스/드레인 이온주입 공정을 실시하여 에피택셜막(106) 내에 게이트 전극(110b)을 사이에 두고 서로 이격된 소오스/드레인 영역(118)을 형성한다.
그리고 상기 구조물 전면에 실리사이드 금속, 예를 들어 티타늄(Ti)을 증착하고 어닐링하여 커패시터 영역의 상부 전극(114a) 및 하부 전극(110a) 표면에 실리사이드막(120)을 형성함과 동시에 트랜지스터 영역의 게이트 전극(110b) 및 소오스 드레인 영역(118) 표면에도 실리사이드막(120)을 형성한 후에, 실리사이드 반응이 일어나지 않는 금속을 제거한다.
이어서 도 3h에 도시된 바와 같이, 구조물 전면에 층간 절연막(122)으로서 BPSG(BoroPhospho Silicate Glass), PSG(Phospho Silicate Glass), USG(Undoped Silicate Glass) 등을 증착한 후에 화학적기계적연마(chemical mechanical polishing)로 층간 절연막(122) 표면을 평탄화한다. 그리고 커패시터 및 트랜지스터의 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(122)의 콘택홀(121)을 형성한다. 이로 인해, 커패시터 영역의 층간 절연막(122)에는 상부 전극(114a) 및 하부 전극(110a) 표면이 노출되는 콘택홀(121)이 형성되고 트랜지스터 영역의 층간 절연막(122)에는 게이트 전극(110b) 또는 소오스/드레인 영역(118)이 노출되는 콘택홀(121)이 형성된다. 따라서 본 발명의 콘택홀 식각 공정시 커패시터 영역과 트랜지스터의 영역 간에 단차가 거의 없으므로 1회의 콘택홀 제조 공정이 가능하다.
한편, 본 발명은 콘택홀 식각 공정의 컨트롤을 좋게 하기 위하여 층간 절연막(122)을 형성하기 전에 구조물 전면에 층간 절연막(122)과 식각 선택성이 있는 식각 정지막(미도시됨)을 추가 형성할 수도 있다.
그리고나서 도 3i에 도시된 바와 같이, 금속 배선 공정을 실시하여 층간 절연막(122)의 콘택홀에 금속이 매립된 콘택(124)과 이에 연결된 금속 배선(126)을 형성한다. 이러한 콘택(124)은 커패시터의 상부 전극(114a) 및 하부 전극(110a), 또는 트랜지스터의 게이트 전극(110b) 및 소오스/드레인 영역(118)에 연결된다.
이상 설명한 바와 같이, 본 발명은 소자 분리막 사이의 활성 기판을 에피택셜 공정으로 성장시켜 PIP 커패시터의 하부 전극까지 높임으로써 트랜지스터와 커패시터 영역간의 단차를 없애 콘택홀 제조 공정을 1회로 진행하여 제조 공정 수를 단축하며 제조 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 종래 기술에 의한 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 구조를 나타낸 수직 단면도,
도 2는 본 발명에 따른 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 구조를 나타낸 수직 단면도,
도 3a 내지 도 3i는 도 2에 도시된 본 발명의 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
106 : 에피택셜막 108 : 절연박막
110a : 하부 전극 110b : 게이트 전극
112a : 유전체막 114a : 상부 전극
116 : 스페이서 118 : 소오스/드레인 영역
120 : 실리사이드막 122 : 층간 절연막
124 : 콘택 126 : 금속 배선
Claims (7)
- 폴리실리콘/유전체/폴리실리콘 구조의 커패시터와 모스 트랜지스터를 갖는 반도체 소자에 있어서,반도체 기판 상부에 소자 분리막을 형성하면서 상기 기판의 활성 영역이 오픈되는 트렌치를 형성하는 단계;상기 오픈된 트렌치의 기판을 에피택셜 성장시키되, 상기 소자 분리막보다 높게 단차를 두어 에피택셜막을 형성하는 단계;상기 소자 분리막 및 에피택셜막 전면에 제 1폴리실리콘막, 유전체막 및 제 2폴리실리콘막을 순차 적층하고 상기 커패시터 영역의 제 2폴리실리콘막을 패터닝하여 상부 전극을 형성하고 그 아래 유전체막을 패터닝하는 단계;상기 커패시터 영역과 상기 트랜지스터 영역의 제 1폴리실리콘막을 각각 패터닝하여 하부 전극을 형성함과 동시에 게이트 전극을 형성하는 단계;상기 트랜지스터 영역의 에피택셜막 내에 상기 게이트 전극을 사이에 두고 서로 이격된 소오스/드레인 영역을 형성하는 단계; 및상기 구조물 전면에 층간 절연막을 형성하고 상기 층간 절연막내의 콘택홀을 통해서 상기 커패시터의 하부 전극 또는 상부 전극과 상기 모스 트랜지스터의 게이트 전극 또는 소오스/드레인 영역과 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서, 상기 에피택셜막은 이후 증착되는 제 1폴리실리콘막 또는 유전체막의 높이까지 성장시키는 것을 특징으로 하는 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 에피택셜막을 형성한 후에 상기 소자 분리막 및 에피택셜막 전면에 절연박막을 추가 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 하부 전극과 게이트 전극을 형성한 후에 상기 상부 전극, 하부 전극 및 게이트 전극 측면에 절연물질로 된 스페이서를 추가 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 영역을 형성한 후에 상기 게이트 전극 및 소오스/드레인 영역 또는 상기 하부 전극 및 상부 전극에 각각 실리사이드막을 추가 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 층간 절연막을 형성하기 전에 상기 구조물 전면에 상기 층간 절연막과 식각 선택성이 있는 식각 정지막을 추가 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터 및 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
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