JP3849952B2 - Ｍｏｓトランジスタ用半導体構造の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板と、ゲート酸化物と、その上にあるポリシリコン層とを備えたＭＯＳトランジスタ用半導体構造に関する。さらに、本発明はこのような半導体構造の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ集積回路及び特にＣＭＯＳ回路の製造は、ウエルドーパント材を何回も入れたりまた温度処理によって打ち込んだりする種々の工程に基づいて行われる。その場合、絶縁領域はシリコンの局部酸化（Ｌｏｃａｌｉｚｅｄ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ，ＬＯＣＯＳ）又はシャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ，ＳＴＩ）によって形成される。この絶縁領域の形成後、活性領域上には熱酸化によってゲート酸化物が成長させられ、好ましくはポリシリコンから構成されるゲート電極によって覆われる。このポリシリコンはレジストマスク及び反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ，ＲＩＥ）によって構造化され、その場合エッチングはその下に位置するゲート酸化物に対して充分に選択的でなければならず、それゆえこのエッチング時に基板は侵食されない。集積回路の製造は公知の方法で続けられる。
【０００３】
このような集積ＭＯＳトランジスタ及び特にＣＭＯＳトランジスタの製造時にはとりわけ２つの主要な問題が発生する。第１の問題はゲート酸化物の品質であり、第２の問題はゲート電極を構造化する際のトポロジーである。ゲート酸化物の品質は主として欠陥密度及び破壊電界強度によって特徴付けられる。ゲート酸化物を形成するまでの工程数の増加に応じてゲート酸化物の品質は悪化する。というのは、工程が進むにつれて欠陥密度が高まり、表面はますます凹凸になるからである。従って、ゲート酸化物をできるだけ早くすなわち初期の工程のうちに形成し、ゲート電極で覆うことが望ましい。
【０００４】
ＣＭＯＳ集積回路の絶縁が例えば局部酸化（ＬＯＣＯＳ）によって作られる場合、活性領域から絶縁領域への移行部にはゲート電極の厚みの大きさ、従って約０．５μｍの範囲のトポロジー段差が常に形成される。これはレジストの厚みの相違及びフィールド酸化物の縁部での反射によってゲート電極を構造化する際の寸法安定性に悪影響を及ぼす。さらに、フィールド酸化物の段差のところにスペーサが形成され、それゆえここではゲート電極は他の領域よりも明らかに厚くなる。ここでの大きな厚みは長いエッチング時間を考慮しなければならない。しかしながらエッチングは他方では極端に薄いゲート酸化物を通して基板内に至るまで続けてはならない。その結果、トポロジー段差の高さに応じて、フィールド酸化物の側壁には非常に高いエッチング選択度及び／又は相応する厚みのゲート酸化物が生ずる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、特に良好なゲート酸化物の品質及びフィールド酸化物の縁部でのゲート電極のオーバーエッチングの問題を回避するために充分に均等化されたトポロジーを有するＭＯＳトランジスタ、特にＣＭＯＳトランジスタ用半導体構造を提供することにある。
【０００６】
さらに本発明の他の課題は、このような半導体構造を製造するための製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題は本発明によれば、半導体構造に関しては、ポリシリコン層が中断部を有し、フィールドプレート及び活性領域のポリシリコン層を形成し、フィールドプレートの上側及びポリシリコン層の中断部に配置された絶縁酸化物が設けられ、活性領域のポリシリコンがフィールドプレートの上側の絶縁酸化物と共に１つの平面を形成するように、活性領域のポリシリコン層が別のポリシリコンの析出物によって高くされることによって解決される。
【０００８】
さらに上記の課題は本発明によれば、半導体構造の製造方法に関しては、基板上にゲート酸化物及びポリシリコン層が形成され、ポリシリコン層上に誘電体が析出され、誘電体が活性領域を形成するために構造化され、構造化の際に生成した縁部にスペーサが形成され、このスペーサ間のポリシリコン層が部分的に酸化され、スペーサが除去され、スペーサの下にあるポリシリコン層のポリシリコンが等方的に除去され、酸化物が同形に析出され、析出した酸化物にはスペーサのエッチングが実施され、このエッチングは活性領域ではその前に作られた酸化物も除去し、活性領域ではシリコンが隣接の酸化物構造体の高さに至るまで析出されることによって解決される。
【０００９】
本発明による製造方法によれば、フィールドプレート絶縁を有するＭＯＳトランジスタ及び特にＣＭＯＳトランジスタ用の半導体構造が製造される。その場合、第１の酸化物はゲート酸化物として、その上に析出された第１のポリシリコン層は同時にゲート電極の一部分として及び活性領域の外側ではフィールドプレート層として使用される。ゲート酸化物及び第１のポリシリコン層の製造は工程の初期に行われ、それによってゲート酸化物の最適な品質が達成される。絶縁領域からのゲート領域の分離はマイクロトレンチエッチングによって自己整合的に行われる。このトレンチ又は溝はスペーサによって充填される。露出している第１のポリシリコン領域上には別のポリシリコン層が選択的に析出される。この別のポリシリコン層の厚みは、その結果生じたゲート電極の厚みが最初のポリシリコン層及びフィールド酸化物層の厚みにほぼ等しくなるように選定される。これによって、ゲート電極の構造化のための最適な前提条件を与える最小トポロジーを有する表面が形成される。さらに、ゲート電極のエッチングの際、活性領域におけるポリシリコンの厚みは何処でも一定であり、それゆえオーバーエッチングを最小にすることができ、これによって工程の大きな信頼性が生ずる。
【００１０】
本発明による製造方法の優れた実施態様においては、ゲート酸化物は熱酸化によって形成される。工程の開始時に構造化されていない平坦状の半導体表面を熱酸化することによって、高品質の薄いゲート酸化物が形成される。というのは半導体表面は欠陥密度が低く、工程開始時には特に平坦であるからである。
【００１１】
ゲート酸化物層の上に位置するポリシリコン層が約５０〜３００ｎｍの厚みで形成されると好適である。一般に、層の厚みをできるだけ薄くすることが試みられている。しかしながら、他方ではフィールドプレートの充分な強度が保証されなければならない。
【００１２】
ポリシリコン層上に誘電体としてＣＶＤ酸化物が析出されると有利である。優れた実施態様においてはこのＣＶＤ酸化物は光技術及び異方性エッチングによって構造化される。このように、構造化は下に位置するポリシリコンに対して選択的に可能になり、ポリシリコンは活性領域内で露出されることができる。
【００１３】
引き続いて、スペーサが５０〜１００ｎｍの幅で窒化物から構成されると有利である。この窒化物スペーサは酸化バリヤとして作用し、その後の工程において特に良好に選択的に処理することができる。
【００１４】
ポリシリコン層の酸化のためにＬＯＣＯＳ法を使用すると有利である。
【００１５】
本発明による製造方法の優れた実施態様においては、引き続いて導電層が析出され、ゲートの形成のために構造化される。この導電層は好適にはシリサイドから構成される。
【００１６】
【実施例】
次に、本発明を図面に示された実施例に基づいて詳細に説明する。
【００１７】
構造化されていない平坦状の半導体基板１上にゲート酸化物２が熱酸化又は相応する他の方法によって形成され、約５０〜３００ｎｍの厚みのポリシリコン層３によって覆われる。このポリシリコン層３上にはフィールド酸化物領域を形成するために設けられたＣＶＤ酸化物４又は他の誘電体が析出される。光技術及び異方性エッチングを用いてＣＶＤ酸化物４がその下に位置するポリシリコン層３に対して選択的に構造化され、それによりこの領域に露出するポリシリコンを持つ活性領域５が形成される。この状態は製造工程中のＭＯＳトランジスタの断面を示す図１に示されている。
【００１８】
図２に示す次の工程において、マイクロトレンチとも称される微小溝を形成するためにフィールド酸化物の垂直な側壁にスペーサ６が形成される。フィールド酸化物の垂直側壁はＣＶＤ酸化物４の異方性エッチングによって得られる。スペーサ６は窒化物から構成され、約５０〜１００ｎｍの幅を有し、次の工程では酸化バリヤとして作用する。図３には、活性領域５において露出しているポリシリコン層３が部分的に酸化された状態が示されている。生成された酸化物層７はスペーサ６との境界で終っており、それゆえスペーサ６の下にはその後もポリシリコンが存在している。ここで重要なことは、酸化がポリシリコン層３全体に行われるのではなく、酸化物層７の下に薄い層のポリシリコンが残されることである。
【００１９】
次の工程で、窒化物スペーサ６が等方的に除去され、スペーサ６の下に位置するポリシリコン層３のポリシリコンがその下にあるゲート酸化物２に至るまで除去される。エッチングは酸化物に対して選択的に行われ、それゆえ活性領域の酸化物層７はマスクとして作用し、前述のスペーサ６の領域には単に絶縁トレンチ８が形成される。この状態は図４に示されている。
【００２０】
図５は、次の工程において酸化物９の同形析出（コンフォーマルコーティング）によって絶縁トレンチ８が充填され、構造体全体が酸化層９によって覆われる状態を示す。次の工程において活性領域では酸化物層９ならびにその下に位置する酸化物層７を除去するスペーサエッチングが実施される。フィールド酸化物領域では活性領域５と同じ強さで上に位置する酸化物層９及び下に位置するＣＶＤ酸化物４が再び除去される。活性領域はフィールド酸化物領域のレベルに至るまでシリコン１０の選択的析出によって高くされる。この状態は図６に示されている。
【００２１】
第１のポリシリコン層３は同時に左右に位置するフィールドプレート１４を形成するために及びその下に位置するゲート酸化物２を早期に覆うために使われ、ゲートポリシリコンの部分領域を形成する。同じポリシリコン層３から成るフィールドプレートとゲートポリシリコンとの間の電気絶縁はマイクロトレンチ８によって行われ、それゆえゲート領域はフィールドプレートのポリシリコン領域から完全に分離される。
【００２２】
このような半導体構造の製造は好ましくはシリサイドから構成された導電層１１の全面析出によって続けられる。この導電層１１によって個々のポリシリコン領域間の局部結合が行われる。その後、導電層１１に２回目の光技術を用いてゲート領域とこのゲート領域の局部配線とが構造化される。ポリシリコン１０はゲート領域の外側を通常の方法でエッチングされる。これらの領域は図８において１２及び１３を付されている。このエッチングを行うと、層は今やどこでも同じ厚さとなり、それゆえオーバーエッチングは最少に減らすことができる。このことによって同じエッチング技術で比較的高いプロセスウィンドウが生じ、薄いゲート酸化物を設けることが可能になる。
【００２３】
図８はソース１２、ドレイン１３及びゲート１５を有するＭＯＳトランジスタの平面図を示す。ゲート構造化の後、製造工程は通常の方法でドレインドーピング及び金属化が行われる。
【００２４】
ＭＯＳトランジスタのドーピングは、ゲート酸化物を形成する前、第１のポリシリコン層を設けた後及びフィールド酸化物を設ける前又はゲート構造化の後等の種々の段階で注入によって行うことができる。駆動時にはフィールドプレートの電位はその下に存在するウエルの電位とほぼ等しくなければならない。このためにフィールドプレート領域はそれに所属するウエルに少なくとも１個所で電気的に接続されなければならない。このことは、接触面をフィールドプレートに部分的に接続されかつそのフィールドプレートに所属するウエルにも部分的に接続されたウエル接触の調整によって行うことができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図２】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図３】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図４】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図５】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図６】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図７】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図８】ＭＯＳトランジスタの平面図。
【符号の説明】
１ 基板
２ ゲート酸化物
３ ポリシリコン層
４ ＣＶＤ酸化物
５ 活性領域
６ スペーサ
７ 酸化物層
８ 絶縁トレンチ
９ 酸化物層
１０ ポリシリコン析出物
１１ 導電層
１２ ソース
１３ ドレイン
１４ フィールドプレート
１５ ゲート
【発明の属する技術分野】
本発明は、基板と、ゲート酸化物と、その上にあるポリシリコン層とを備えたＭＯＳトランジスタ用半導体構造に関する。さらに、本発明はこのような半導体構造の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ集積回路及び特にＣＭＯＳ回路の製造は、ウエルドーパント材を何回も入れたりまた温度処理によって打ち込んだりする種々の工程に基づいて行われる。その場合、絶縁領域はシリコンの局部酸化（Ｌｏｃａｌｉｚｅｄ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ，ＬＯＣＯＳ）又はシャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ，ＳＴＩ）によって形成される。この絶縁領域の形成後、活性領域上には熱酸化によってゲート酸化物が成長させられ、好ましくはポリシリコンから構成されるゲート電極によって覆われる。このポリシリコンはレジストマスク及び反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ，ＲＩＥ）によって構造化され、その場合エッチングはその下に位置するゲート酸化物に対して充分に選択的でなければならず、それゆえこのエッチング時に基板は侵食されない。集積回路の製造は公知の方法で続けられる。
【０００３】
このような集積ＭＯＳトランジスタ及び特にＣＭＯＳトランジスタの製造時にはとりわけ２つの主要な問題が発生する。第１の問題はゲート酸化物の品質であり、第２の問題はゲート電極を構造化する際のトポロジーである。ゲート酸化物の品質は主として欠陥密度及び破壊電界強度によって特徴付けられる。ゲート酸化物を形成するまでの工程数の増加に応じてゲート酸化物の品質は悪化する。というのは、工程が進むにつれて欠陥密度が高まり、表面はますます凹凸になるからである。従って、ゲート酸化物をできるだけ早くすなわち初期の工程のうちに形成し、ゲート電極で覆うことが望ましい。
【０００４】
ＣＭＯＳ集積回路の絶縁が例えば局部酸化（ＬＯＣＯＳ）によって作られる場合、活性領域から絶縁領域への移行部にはゲート電極の厚みの大きさ、従って約０．５μｍの範囲のトポロジー段差が常に形成される。これはレジストの厚みの相違及びフィールド酸化物の縁部での反射によってゲート電極を構造化する際の寸法安定性に悪影響を及ぼす。さらに、フィールド酸化物の段差のところにスペーサが形成され、それゆえここではゲート電極は他の領域よりも明らかに厚くなる。ここでの大きな厚みは長いエッチング時間を考慮しなければならない。しかしながらエッチングは他方では極端に薄いゲート酸化物を通して基板内に至るまで続けてはならない。その結果、トポロジー段差の高さに応じて、フィールド酸化物の側壁には非常に高いエッチング選択度及び／又は相応する厚みのゲート酸化物が生ずる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、特に良好なゲート酸化物の品質及びフィールド酸化物の縁部でのゲート電極のオーバーエッチングの問題を回避するために充分に均等化されたトポロジーを有するＭＯＳトランジスタ、特にＣＭＯＳトランジスタ用半導体構造を提供することにある。
【０００６】
さらに本発明の他の課題は、このような半導体構造を製造するための製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題は本発明によれば、半導体構造に関しては、ポリシリコン層が中断部を有し、フィールドプレート及び活性領域のポリシリコン層を形成し、フィールドプレートの上側及びポリシリコン層の中断部に配置された絶縁酸化物が設けられ、活性領域のポリシリコンがフィールドプレートの上側の絶縁酸化物と共に１つの平面を形成するように、活性領域のポリシリコン層が別のポリシリコンの析出物によって高くされることによって解決される。
【０００８】
さらに上記の課題は本発明によれば、半導体構造の製造方法に関しては、基板上にゲート酸化物及びポリシリコン層が形成され、ポリシリコン層上に誘電体が析出され、誘電体が活性領域を形成するために構造化され、構造化の際に生成した縁部にスペーサが形成され、このスペーサ間のポリシリコン層が部分的に酸化され、スペーサが除去され、スペーサの下にあるポリシリコン層のポリシリコンが等方的に除去され、酸化物が同形に析出され、析出した酸化物にはスペーサのエッチングが実施され、このエッチングは活性領域ではその前に作られた酸化物も除去し、活性領域ではシリコンが隣接の酸化物構造体の高さに至るまで析出されることによって解決される。
【０００９】
本発明による製造方法によれば、フィールドプレート絶縁を有するＭＯＳトランジスタ及び特にＣＭＯＳトランジスタ用の半導体構造が製造される。その場合、第１の酸化物はゲート酸化物として、その上に析出された第１のポリシリコン層は同時にゲート電極の一部分として及び活性領域の外側ではフィールドプレート層として使用される。ゲート酸化物及び第１のポリシリコン層の製造は工程の初期に行われ、それによってゲート酸化物の最適な品質が達成される。絶縁領域からのゲート領域の分離はマイクロトレンチエッチングによって自己整合的に行われる。このトレンチ又は溝はスペーサによって充填される。露出している第１のポリシリコン領域上には別のポリシリコン層が選択的に析出される。この別のポリシリコン層の厚みは、その結果生じたゲート電極の厚みが最初のポリシリコン層及びフィールド酸化物層の厚みにほぼ等しくなるように選定される。これによって、ゲート電極の構造化のための最適な前提条件を与える最小トポロジーを有する表面が形成される。さらに、ゲート電極のエッチングの際、活性領域におけるポリシリコンの厚みは何処でも一定であり、それゆえオーバーエッチングを最小にすることができ、これによって工程の大きな信頼性が生ずる。
【００１０】
本発明による製造方法の優れた実施態様においては、ゲート酸化物は熱酸化によって形成される。工程の開始時に構造化されていない平坦状の半導体表面を熱酸化することによって、高品質の薄いゲート酸化物が形成される。というのは半導体表面は欠陥密度が低く、工程開始時には特に平坦であるからである。
【００１１】
ゲート酸化物層の上に位置するポリシリコン層が約５０〜３００ｎｍの厚みで形成されると好適である。一般に、層の厚みをできるだけ薄くすることが試みられている。しかしながら、他方ではフィールドプレートの充分な強度が保証されなければならない。
【００１２】
ポリシリコン層上に誘電体としてＣＶＤ酸化物が析出されると有利である。優れた実施態様においてはこのＣＶＤ酸化物は光技術及び異方性エッチングによって構造化される。このように、構造化は下に位置するポリシリコンに対して選択的に可能になり、ポリシリコンは活性領域内で露出されることができる。
【００１３】
引き続いて、スペーサが５０〜１００ｎｍの幅で窒化物から構成されると有利である。この窒化物スペーサは酸化バリヤとして作用し、その後の工程において特に良好に選択的に処理することができる。
【００１４】
ポリシリコン層の酸化のためにＬＯＣＯＳ法を使用すると有利である。
【００１５】
本発明による製造方法の優れた実施態様においては、引き続いて導電層が析出され、ゲートの形成のために構造化される。この導電層は好適にはシリサイドから構成される。
【００１６】
【実施例】
次に、本発明を図面に示された実施例に基づいて詳細に説明する。
【００１７】
構造化されていない平坦状の半導体基板１上にゲート酸化物２が熱酸化又は相応する他の方法によって形成され、約５０〜３００ｎｍの厚みのポリシリコン層３によって覆われる。このポリシリコン層３上にはフィールド酸化物領域を形成するために設けられたＣＶＤ酸化物４又は他の誘電体が析出される。光技術及び異方性エッチングを用いてＣＶＤ酸化物４がその下に位置するポリシリコン層３に対して選択的に構造化され、それによりこの領域に露出するポリシリコンを持つ活性領域５が形成される。この状態は製造工程中のＭＯＳトランジスタの断面を示す図１に示されている。
【００１８】
図２に示す次の工程において、マイクロトレンチとも称される微小溝を形成するためにフィールド酸化物の垂直な側壁にスペーサ６が形成される。フィールド酸化物の垂直側壁はＣＶＤ酸化物４の異方性エッチングによって得られる。スペーサ６は窒化物から構成され、約５０〜１００ｎｍの幅を有し、次の工程では酸化バリヤとして作用する。図３には、活性領域５において露出しているポリシリコン層３が部分的に酸化された状態が示されている。生成された酸化物層７はスペーサ６との境界で終っており、それゆえスペーサ６の下にはその後もポリシリコンが存在している。ここで重要なことは、酸化がポリシリコン層３全体に行われるのではなく、酸化物層７の下に薄い層のポリシリコンが残されることである。
【００１９】
次の工程で、窒化物スペーサ６が等方的に除去され、スペーサ６の下に位置するポリシリコン層３のポリシリコンがその下にあるゲート酸化物２に至るまで除去される。エッチングは酸化物に対して選択的に行われ、それゆえ活性領域の酸化物層７はマスクとして作用し、前述のスペーサ６の領域には単に絶縁トレンチ８が形成される。この状態は図４に示されている。
【００２０】
図５は、次の工程において酸化物９の同形析出（コンフォーマルコーティング）によって絶縁トレンチ８が充填され、構造体全体が酸化層９によって覆われる状態を示す。次の工程において活性領域では酸化物層９ならびにその下に位置する酸化物層７を除去するスペーサエッチングが実施される。フィールド酸化物領域では活性領域５と同じ強さで上に位置する酸化物層９及び下に位置するＣＶＤ酸化物４が再び除去される。活性領域はフィールド酸化物領域のレベルに至るまでシリコン１０の選択的析出によって高くされる。この状態は図６に示されている。
【００２１】
第１のポリシリコン層３は同時に左右に位置するフィールドプレート１４を形成するために及びその下に位置するゲート酸化物２を早期に覆うために使われ、ゲートポリシリコンの部分領域を形成する。同じポリシリコン層３から成るフィールドプレートとゲートポリシリコンとの間の電気絶縁はマイクロトレンチ８によって行われ、それゆえゲート領域はフィールドプレートのポリシリコン領域から完全に分離される。
【００２２】
このような半導体構造の製造は好ましくはシリサイドから構成された導電層１１の全面析出によって続けられる。この導電層１１によって個々のポリシリコン領域間の局部結合が行われる。その後、導電層１１に２回目の光技術を用いてゲート領域とこのゲート領域の局部配線とが構造化される。ポリシリコン１０はゲート領域の外側を通常の方法でエッチングされる。これらの領域は図８において１２及び１３を付されている。このエッチングを行うと、層は今やどこでも同じ厚さとなり、それゆえオーバーエッチングは最少に減らすことができる。このことによって同じエッチング技術で比較的高いプロセスウィンドウが生じ、薄いゲート酸化物を設けることが可能になる。
【００２３】
図８はソース１２、ドレイン１３及びゲート１５を有するＭＯＳトランジスタの平面図を示す。ゲート構造化の後、製造工程は通常の方法でドレインドーピング及び金属化が行われる。
【００２４】
ＭＯＳトランジスタのドーピングは、ゲート酸化物を形成する前、第１のポリシリコン層を設けた後及びフィールド酸化物を設ける前又はゲート構造化の後等の種々の段階で注入によって行うことができる。駆動時にはフィールドプレートの電位はその下に存在するウエルの電位とほぼ等しくなければならない。このためにフィールドプレート領域はそれに所属するウエルに少なくとも１個所で電気的に接続されなければならない。このことは、接触面をフィールドプレートに部分的に接続されかつそのフィールドプレートに所属するウエルにも部分的に接続されたウエル接触の調整によって行うことができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図２】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図３】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図４】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図５】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図６】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図７】ＭＯＳトランジスタの製造工程の一つの状態を示す断面図。
【図８】ＭＯＳトランジスタの平面図。
【符号の説明】
１ 基板
２ ゲート酸化物
３ ポリシリコン層
４ ＣＶＤ酸化物
５ 活性領域
６ スペーサ
７ 酸化物層
８ 絶縁トレンチ
９ 酸化物層
１０ ポリシリコン析出物
１１ 導電層
１２ ソース
１３ ドレイン
１４ フィールドプレート
１５ ゲート
Claims (8)
- ＭＯＳトランジスタ用半導体構造の製造方法であって、下記の工程ａ）からｉ）をこの順序で実施することを特徴とする方法。
ａ）基板（１）上にゲート酸化物（２）及びポリシリコン層（３）が形成され、
ｂ）ポリシリコン層（３）上に誘電体が析出され、
ｃ）誘電体は活性領域（５）を形成するために構造化され、
ｄ）構造化の際に生じた縁部にスペーサ（６）が形成され、
ｅ）このスペーサ間のポリシリコン層（３）が部分的に酸化され、
ｆ）スペーサ（６）が除去され、スペーサの下に位置するポリシリコン層（３）のポリシリコンが除去され、
ｇ）この除去に伴い生じた絶縁トレンチ（８）を充填し、かつ半導体構造全体を覆う酸化物（９）が析出され、
ｈ）析出した酸化物（９）にスペーサエッチングが実施され、このエッチングは活性領域では工程ｅ）で形成された酸化物も除去し、
ｉ）活性領域ではシリコン（１０）が隣接の酸化物構造体の高さになるまで析出される。 - 工程ａ）におけるゲート酸化物は熱酸化によって形成されることを特徴とする請求項１記載の方法。
- 工程ａ）において、ポリシリコン層（３）は５０〜３００ｎｍの厚みで析出されることを特徴とする請求項２記載の方法。
- 工程ｂ）において、誘電体としてＣＶＤ酸化物が析出されることを特徴とする請求項１乃至３の１つに記載の方法。
- ＣＶＤ酸化物の構造化は光技術及び異方性エッチングを用いて実施されることを特徴とする請求項１乃至４の１つに記載の方法。
- 工程ｄ）において、スペーサは５０〜１００ｎｍの幅で窒化物から形成されることを特徴とする請求項１乃至５の１つに記載の方法。
- 工程ｅ）におけるポリシリコン層（３）の酸化はＬＯＣＯＳ法で実施されることを特徴とする請求項１乃至６の１つに記載の方法。
- 引き続いて導電層（１１）が析出され、ゲートの形成のために構造化されることを特徴とする請求項１乃至７の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19622276A DE19622276C2 (de) | 1996-06-03 | 1996-06-03 | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
| DE19622276.1 | 1996-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065170A JPH1065170A (ja) | 1998-03-06 |
| JP3849952B2 true JP3849952B2 (ja) | 2006-11-22 |
Family
ID=7796037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15918897A Expired - Fee Related JP3849952B2 (ja) | 1996-06-03 | 1997-06-02 | Ｍｏｓトランジスタ用半導体構造の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5817570A (ja) |
| EP (1) | EP0812010B1 (ja) |
| JP (1) | JP3849952B2 (ja) |
| DE (2) | DE19622276C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0102609D0 (en) * | 2001-02-01 | 2001-03-21 | Bushboard Parker Ltd | Improvements in fitted kitchens and the like |
| US6544828B1 (en) | 2001-11-07 | 2003-04-08 | Taiwan Semiconductor Manufacturing Company | Adding a poly-strip on isolation's edge to improve endurance of high voltage NMOS on EEPROM |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4051273A (en) * | 1975-11-26 | 1977-09-27 | Ibm Corporation | Field effect transistor structure and method of making same |
| JPS606101B2 (ja) * | 1976-10-14 | 1985-02-15 | ソニー株式会社 | 電荷転送装置の製法 |
| NL8400224A (nl) * | 1984-01-25 | 1985-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
| US4696092A (en) * | 1984-07-02 | 1987-09-29 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| JPH0282575A (ja) * | 1988-09-19 | 1990-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4984042A (en) * | 1989-02-13 | 1991-01-08 | Motorola, Inc. | MOS transistors using selective polysilicon deposition |
| JPH03296247A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| IT1255135B (it) * | 1992-05-05 | 1995-10-20 | Principio attivo a base di avermectine, ceppo e procedimento per la sua preparazione e composizione veterinaria che lo contiene. | |
| JPH0745698A (ja) * | 1992-12-18 | 1995-02-14 | Texas Instr Inc <Ti> | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
| US5376578A (en) * | 1993-12-17 | 1994-12-27 | International Business Machines Corporation | Method of fabricating a semiconductor device with raised diffusions and isolation |
| US5606202A (en) * | 1995-04-25 | 1997-02-25 | International Business Machines, Corporation | Planarized gate conductor on substrates with above-surface isolation |
| DE19526568C1 (de) * | 1995-07-20 | 1997-01-30 | Siemens Ag | Integrierter Schaltkreis mit CMOS-Schaltung und Verfahren zur Herstellung von isolierten, aktiven Bereichen einer CMOS-Schaltung |
-
1996
- 1996-06-03 DE DE19622276A patent/DE19622276C2/de not_active Expired - Fee Related
-
1997
- 1997-06-02 JP JP15918897A patent/JP3849952B2/ja not_active Expired - Fee Related
- 1997-06-03 DE DE59708167T patent/DE59708167D1/de not_active Expired - Fee Related
- 1997-06-03 EP EP97108932A patent/EP0812010B1/de not_active Expired - Lifetime
- 1997-06-03 US US08/870,121 patent/US5817570A/en not_active Expired - Lifetime
-
1998
- 1998-06-10 US US09/095,263 patent/US6239478B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19622276A1 (de) | 1997-12-04 |
| JPH1065170A (ja) | 1998-03-06 |
| DE59708167D1 (de) | 2002-10-17 |
| EP0812010B1 (de) | 2002-09-11 |
| DE19622276C2 (de) | 1998-07-09 |
| EP0812010A1 (de) | 1997-12-10 |
| US5817570A (en) | 1998-10-06 |
| US6239478B1 (en) | 2001-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040526 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060329 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060825 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |