KR100760949B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 액티브 영역과 폴리 실리콘층과의 단차로 인하여 발생하는 소오스/드레인 콘택과 게이트 전극 콘택간의 식각시 불균형을 제거하여, 콘택 저항 값을 저하시킴으로써 안정하게 제조할 수 있는 반도체 소자의 형성 방법에 관한 것으로, 기판의 소정 영역에 트렌치형의 격리 산화막을 형성하는 단계와, 상기 격리 산화막의 표면 일부 영역을 제거하여 상기 격리 산화막 내에는 기판 표면과 동일한 높이로 증착되는 폴리 게이트를 형성하는 단계와, 상기 격리 산화막이 제거된 영역을 포함하여 기판 전면에 폴리 실리콘층을 증착하고 선택적으로 제거하여 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트를 포함한 기판상에 절연막을 전면 증착하고 이를 선택적으로 제거하여 상기 폴리 게이트와의 콘택 영역을 형성함을 특징으로 한다.
contact, overetch

Description

반도체 소자의 형성 방법 {Method for Forming Semiconductor Device}
도 1은 종래의 반도체 소자 콘택 영역 형성시 발생한 문제점을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 반도체 소자 형성 방법을 나타낸 공정 단면도
도 3은 본 발명의 반도체 소자 형성 방법을 적용한 반도체 소자의 평면도
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 격리 산화막
23 : 감광막 패턴 24 : 폴리 게이트
25 : 층간 절연막 26 : 콘택
본 발명은 반도체 소자에 관한 것으로 특히, 액티브 영역과 폴리 실리콘층과의 단차로 인하여 발생하는 소오스/드레인 콘택과 게이트 전극 콘택간의 식각시 불균형을 제거하여, 콘택 저항 값을 저하시킴으로써 안정하게 제조할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 형성 방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자 콘택 영역과 콘택 영역 형성시 발생한 문제점을 나타낸 공정 단면도이다.
먼저, 기판(11)상에 활성 영역과 격리 영역(12)을 정의한다. 상기 격리 영역(12)을 형성하는 방법은 일반적으로 로코스 공정이나, STI(Shallow Trench Isolation) 공정을 이용한다.
이어, 상기 격리 영역(12)을 포함한 기판(11)상에 산화막, 폴리 실리콘을 차례로 증착하고 선택적으로 제거하여 게이트 전극(13) 및 게이트 산화막(게이트 전극 하부에 생성-도면상에 미표시)을 형성한다.
이어, 상기 게이트 전극(13) 측벽에 스페이서(도면에 미표시)를 형성하고, 스페이서 양측 기판에 이온 주입하여 소오스/드레인(미표시)을 형성한다.
이어, 상기 게이트 전극을 포함한 층간 절연막(14)을 증착하고, 상기 게이트 전극(13) 및 소오스/드레인 영역에서의 콘택(15a, 15b)을 형성한다.
도 1과 같이, 기판(11)의 액티브 영역과 게이트 전극(13)를 형성하는 폴리 실리콘층과 단차가 있기 때문에, 외부에서 기판(11)으로 콘택 영역을 형성하게 되면 게이트 전극(13) 상부에서는 과도 식각이 발생된다.
따라서, 콘택 저항 값이 불안정하게 나타나며, 소자 특성과 수율이 저하되는 원인이 된다.
상기와 같은 종래의 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.
종래의 콘택 형성시에는 액티브 영역에 형성되는 소오스/드레인과 게이트 전극 상부에 각각 형성되는 콘택 영역의 높이가 달라, 이러한 단차로 인한 콘택 식각의 타겟(target)간의 차이가 발생하였다.
따라서, 보다 높은 게이트 전극 상부에서는 과도 식각이 발생하여 콘택 저항 값을 불안정하게 하였으며, 소자의 신뢰성과 수율이 저하되는 원인이 되었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 액티브 영역과 폴리 실리콘층과의 단차로 인하여 발생하는 소오스/드레인 콘택과 게이트 전극 콘택간의 식각시 불균형을 제거하여, 콘택 저항 값을 저하시킴으로써 안정하게 제조할 수 있는 반도체 소자의 형성 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 형성 방법은 기판의 소정 영역에 트렌치형의 격리 산화막을 형성하는 단계와, 상기 격리 산화막의 표면 일부 영역을 제거하여 폴리 게이트 형성 영역을 정의하는 단계와, 상기 격리 산화막이 제거된 영역을 포함하여 기판 전면에 폴리 실리콘층을 증착하고 선택적으로 제거하여 상기 격리 산화막 내에는 기판 표면과 동일한 높이로 증착되는 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트를 포함한 기판상에 절연막을 전면 증착하고 이를 선택적으로 제거하여 상기 폴리 게이트와의 콘택 영역을 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면 도이다.
도 2a와 같이, 기판(21)상의 형성되는 소자간의 격리를 위한 격리 산화막(22a)을 형성한다. 상기 격리 산화막(22a)은 기판의 소정 영역을 트렌치형으로 제거하여 상기 트렌치 내부를 산화막으로 채우는 형태이다.
도 2b와 같이, 감광막을 기판(21) 전면에 증착하고, 상기 격리 산화막(22a) 일부 영역을 노출시키는 형태로 감광막 패턴(23)을 형성한다. 이러한 감광막 패턴(23)은 감광막을 노광시켜 일부 감광막을 제거하여 형성한다.
이어, 상기 감광막 패턴(23)대로 상기 격리 산화막(22a)을 소정 깊이 제거한다.
도 2c와 같이, 폴리 실리콘층을 기판(21) 전면에 증착하고, 폴리 게이트 전극(24)으로 이용되지 않는 부분의 폴리 실리콘층을 제거한다. 이 때, 상기 격리 산화막(22a) 내에서는 상기 기판의 표면과 동일 높이로 폴리 실리콘을 증착한다. 이 때 남아있는 폴리 실리콘층이 폴리 게이트(24)이다. 도면 상에는 상기 폴리 게이트 전극(24)이 상대적으로 기판 표면보다 낮게 도시되어 있지만, 증착되는 폴리 실리콘층의 두께를 늘려주면 상기 기판 표면과 상기 격리 산화막(22) 내의 형성되는 폴리 실리콘층의 표면을 일치시킬 수 있다.
도 2d와 같이, 상기 폴리 게이트(24)를 포함한 기판(21) 전면에 층간 절연막(25)을 소정 높이로 증착하고, 각각 폴리 게이트(24)와 폴리 게이트(24) 양측의 소오스/드레인에서의 콘택(26a, 26b)을 형성한다.
이러한 콘택을 형성하는 방법은 층간 절연막을 습식각 또는 건식각을 통해 선택적으로 제거하는 방식을 취한다.
이러한 콘택 형성시, 기판의 활성 영역 소오스/드레인과의 콘택(26b)과 폴리 게이트 콘택(26a)간의 단차가 동일하므로, 종래 콘택 영역에 발생한 과잉 식각을 방지하여 콘택 저항 값이 안정화된다.
도 3은 본 발명의 반도체 소자 형성 방법을 적용한 반도체 소자의 평면도이다.
도 3은 도 2d에 도시한 각 영역의 콘택을 도시한 평면도로서, 상기 폴리 실리콘층(24) 상에 형성된 것이 폴리 게이트 콘택(26a)이며, 활성 영역(21) 상에 형성된 것이, 소오스/드레인 콘택(26b)이다.
상기와 같은 본 발명의 반도체 소자의 형성 방법은 다음과 같은 효과가 있다.
첫째, 콘택 형성을 위한 식각 공정시 과잉 식각으로 인한 콘택의 저항 값을 안정하게 개선할 수 있다.
둘째, 콘택 식각시 과잉 식각(over etch)과 언더 식각(under etch)간의 공정 마진이 증가한다.
셋째, 콘택 저항 값의 안정화로 인한 소자 특성과 수율을 향상시킬 수 있다.

Claims (3)

  1. 기판의 소정 영역에 트렌치형의 격리 산화막을 형성하는 단계;
    상기 격리 산화막의 표면 일부 영역을 제거하여 폴리 게이트 형성 영역을 정의하는 단계;
    상기 격리 산화막이 제거된 영역을 포함하여 기판 전면에 폴리 실리콘층을 증착하고 선택적으로 제거하여 상기 격리 산화막 내에는 기판 표면과 동일한 높이로 증착되는 폴리 게이트를 형성하는 단계;
    상기 폴리 게이트를 포함한 기판상에 절연막을 전면 증착하고 이를 선택적으로 제거하여 상기 폴리 게이트와의 콘택 영역을 형성함을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1항에 있어서, 상기 폴리 게이트 형성 영역을 정의하는 단계는
    감광막을 기판 전면에 증착하는 단계;
    노광 공정을 통해 상기 격리 산화막 일부를 노출시키는 형태로 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴대로 상기 격리 산화막을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 형성 방법.
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