KR100613373B1 - 모스 트랜지스터의 제조 방법 - Google Patents
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Abstract
게이트 에지를 통한 누설전류의 발생이 방지되는 모스 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다. 이를 위해 본 발명에서는, 반도체 기판의 일부분을 식각하여 홈을 형성하는 단계; 홈의 양 측벽에 스페이서를 형성하는 단계; 상기 홈의 바닥면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 홈을 매립하는 게이트를 형성하는 단계; 상기 게이트 및 스페이서 외방의 반도체 기판을 식각하는 단계를 포함하는 모스 트랜지스터의 제조 방법을 제공한다.
스페이서, RIE, 누설전류
Description
도 1은 종래 모스 트랜지스터의 구조를 도시한 단면도이고,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 방법을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 모스 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 장치는 그 기능에 따라 다소 차이는 있으나 최근의 반도체 장치는 모스 트랜지스터(MOS transistor) 구조를 이용하는 것이 일반적이다.
종래 모스 트랜지스터에서는 게이트의 측벽에 질화막 스페이서를 형성하는 구조가 널리 사용되고 있다.
도 1은 종래 모스 트랜지스터의 구조를 도시한 단면도이다.
도 1에 도시된 바와 같은 종래 모스 트랜지스터를 제조하기 위해서는 먼저 반도체 기판(1) 상에 게이트산화막(2) 및 다결정질실리콘(3)을 순차 형성한 후 다결정질실리콘(2) 및 게이트산화막(2)을 선택적으로 식각하여 소정폭으로 남긴다.
다음, 반도체 기판(1)의 상부로 실리콘질화막을 형성한 후 실리콘질화막을 이방성 식각하여 다결정질실리콘(3)의 측벽에 스페이서(4)를 형성한 후, 반도체 기판(1) 내에 불순물 이온을 주입하여 소스 및 드레인을 형성한다.
상술한 종래 모스 트랜지스터 제조 방법에서는 게이트 형성을 위한 다결정질실리콘의 식각 시 플로린과 같은 식각가스를 사용하는데, 이러한 식각 중에는 식각 부산물로서 폴리머가 발생하게 된다. 이 때 발생하는 폴리머는 쉽게 제거되지 않고 잔류되므로 이러한 잔류 폴리머를 제거하기 위한 습식식각 공정을 수행한다.
그런데 습식식각 공정 중에 게이트산화막의 가장자리(도 1에 점선 원으로 도시)가 함께 식각되어 이 부분을 통해, 즉 게이트 에지를 통해 누설전류가 발생하는 문제점이 있었다.
이와 같은 누설전류의 문제점은 소형화된 반도체 장치에서 더욱 심각해지며, 따라서 반도체 소자의 고집적화를 방해하는 장애물이 되고 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 게이트 에지를 통한 누설전류의 발생이 방지되는 모스 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 소자의 소형화에 유리한 모스 트랜지스터 및 그 제조 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 스페이서를 게이 트 이전에 형성하여 게이트 에지를 보호하는 것을 특징으로 한다.
즉, 본 발명에서는 반도체 기판의 일부분을 식각하여 홈을 형성하는 단계; 홈의 양 측벽에 스페이서를 형성하는 단계; 상기 홈의 바닥면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 홈을 매립하는 게이트를 형성하는 단계; 상기 게이트 및 스페이서 외방의 반도체 기판을 식각하는 단계를 포함하는 모스 트랜지스터의 제조 방법을 제공한다.
이 때 게이트 형성 단계는, 상기 반도체 기판의 상부로 상기 홈을 매립하도록 도전성 물질을 형성하는 단계; 상기 스페이서 외방의 반도체 기판이 노출될 때까지 상기 도전성 물질을 이방성 식각하여 상기 홈 상부에 도전성 물질을 남기는 단계를 포함할 수 있다.
홈은 상기 스페이서 폭의 두 배와 목적하는 게이트의 폭을 합한 값을 폭으로 가지도록 형성하는 것이 바람직하다.
홈을 형성하는 단계는, 상기 반도체 기판 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 노출된 상기 반도체 기판을 식각하여 홈을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
홈을 형성하는 단계에서는, 반도체 기판을 반응성 이온 식각(RIE : reactive ion etching) 방법에 의해 1000Å 이상의 깊이로 식각할 수 있다.
스페이서로는 실리콘질화막을 형성할 수 있으며, 스페이서 형성 단계는, 상기 반도체 기판 상에 실리콘질화막을 형성하는 단계; 상기 반도체 기판이 노출될 때까지 상기 실리콘질화막을 이방성 식각하여 상기 홈의 양 측벽 상에 실리콘질화막을 남기는 단계를 포함할 수 있다.
게이트로는 불순물 이온이 주입된 다결정질실리콘을 2000-3000Å의 두께로 형성할 수 있다.
게이트 및 스페이서 외방의 반도체 기판을 식각할 때에는 반응성 이온 식각(RIE : reactive ion etching) 방법에 의해 상기 홈의 바닥면과 실질적으로 동일한 깊이까지 식각할 수 있다.
게이트 및 스페이서 외방의 반도체 기판을 식각하는 단계 이후에는 게이트 외방의 반도체 기판 내에 소스 및 드레인을 형성하는 단계를 더 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 모스 트랜지스터를 제조하는 방법에 대해 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 방법을 공정 순서에 따라 도시한 단면도이며, 이들 도면을 참조하여 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 방법에 대해 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 게이트 영역을 정의하기 위해 반도체 기판(10) 상에 포토레지스트 패턴(20)을 형성한다.
이 때 포토레지스트 패턴(20)의 개구부가 게이트 영역으로 정의된다. 포토레지스트 패턴(20)의 개구부 폭(W)은 목적하는 게이트의 폭에 따라 결정되는 것으로서, 보다 구체적으로는 개구부 폭(W)은 형성하고자 하는 스페이서 폭의 두 배와 게이트 폭을 더한 값이 되도록 한다.
다음, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(20)을 마스크로 하여 노출된 반도체 기판(10)을 식각하여 홈(R)을 형성한 후, 포토레지스트 패턴(20)을 제거한다. 이렇게 형성되는 홈(R)의 폭은 형성하고자 하는 스페이서 폭의 두 배와 게이트 폭을 더한 값이 될 것이며, 이러한 홈(R) 내에는 후속 공정에 따라 게이트가 형성될 것이다.
홈(R) 형성을 위해 반도체 기판(10)을 식각할 때에는 반응성 이온 식각(RIE : reactive ion etching) 방법에 의해 1000Å 이상의 깊이로 식각하는 것이 바람직하다.
이어서, 반도체 기판(10)의 상부 전면에 스페이서의 재료로 이루어진 막, 예를 들면 실리콘질화막(11)을 형성한다.
실리콘질화막(11)의 두께는 목적하는 스페이서의 폭에 해당하는 값으로 정하며, 예를 들면 700-800Å의 두께로 형성할 수 있다.
다음, 도 2c에 도시된 바와 같이, 반도체 기판(10)이 노출될 때까지 실리콘질화막(11)을 이방성 식각하여 홈(R)의 양 측벽에 실리콘질화막(11)을 남긴다. 그 결과 홈(R)의 양 측벽에 남겨진 실리콘질화막(11)이 스페이서가 된다.
실리콘질화막(11)을 이방성 식각하는 일 예로는 반응성 이온 식각(RIE) 방법을 이용할 수 있다.
다음, 도 2d에 도시된 바와 같이, 홈(R)의 바닥면 상에 게이트절연막(12)을 형성한다. 예를 들면, 반도체 기판인 실리콘을 열산화시켜 실리콘산화막을 형성할 수 있으며, 이 경우 홈(R)의 바닥면을 통해 노출된 반도체 기판과 실리콘질화막 (11) 외방의 반도체 기판 상에 실리콘산화막이 형성될 수 있다.
이어서, 게이트절연막(12) 상에 홈(R)을 매립하는 게이트(13)를 형성한다. 예를 들면, 반도체 기판(10)의 상부로 홈(R)을 매립하도록 도전성 물질을 형성한 후, 실리콘질화막(11) 외방의 반도체 기판이 노출될 때까지 도전성 물질을 이방성 식각하여 홈 상부에 도전성 물질을 남김으로써 게이트(13)를 형성할 수도 있다. 이 때 도전성 물질로는 불순물 이온이 주입된 다결정질실리콘을 2000-3000Å의 두께로 형성할 수 있다.
다음, 도 2e에 도시된 바와 같이, 게이트(13) 및 실리콘질화막(11) 외방의 반도체 기판을 식각하여, 게이트(13)를 반도체 기판(10)으로부터 돌출시킨다.
게이트(13) 및 실리콘질화막(11) 외방의 반도체 기판을 식각할 때에는 반응성 이온 식각(RIE) 방법에 의해 홈(R)의 바닥면과 실질적으로 동일한 깊이까지 식각하는 것이 바람직하다.
이후에는, 게이트 외방의 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인을 형성함으로써 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조를 완료한다.
예를 들면, 실리콘질화막(11) 하부의 반도체 기판(10) 내로 불순물 이온을 경사 주입하여 저농도 불순물 영역을 형성한 후, 실리콘질화막(11) 외방의 반도체 기판(10) 내에 불순물 이온을 고농도로 주입하여 고농도 불순물 영역을 형성함으로써, 엘디디(LDD) 구조의 소스 영역 및 드레인 영역을 형성할 수도 있다.
상술한 바와 같이, 본 발명에서는 실리콘질화막으로 스페이서를 먼저 형성한 후에, 게이트산화막 및 게이트를 형성하기 때문에, 게이트산화막의 가장자리에 스페이서가 형성되어 있는 상태에서 잔류 폴리머 제거를 위한 습식식각 공정을 진행하게 되며, 따라서 습식식각 공정 중에 게이트산화막의 가장자리가 식각되는 것이 방지된다.
따라서 게이트 에지에서의 누설전류의 발생이 방지되는 효과가 있으며, 습식식각 공정에 의해 잔류 폴리머를 쉽게 제거할 수 있다.
이로써 반도체 소자의 소형화에 유리한 모스 트랜지스터 및 그 제조 방법을 제공하는 효과가 있다.
Claims (8)
- 반도체 기판의 일부분을 식각하여 홈을 형성하는 단계;상기 홈의 양 측벽에 스페이서를 형성하는 단계;상기 홈의 바닥면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 상기 홈을 매립하는 게이트를 형성하는 단계;상기 게이트 및 스페이서 외방의 반도체 기판을 식각하는 단계;상기 게이트 및 스페이서 외방의 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인을 형성하는 단계를 포함하는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트 형성 단계는,상기 반도체 기판의 상부로 상기 홈을 매립하도록 도전성 물질을 형성하는 단계;상기 스페이서 외방의 반도체 기판이 노출될 때까지 상기 도전성 물질을 이방성 식각하여 상기 홈 상부에 도전성 물질을 남기는 단계를 포함하는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 홈은 상기 스페이서 폭의 두 배와 목적하는 게이트의 폭을 합한 값을 폭으로 가지도록 형성하는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 홈을 형성하는 단계에서는,상기 반도체 기판을 반응성 이온 식각(RIE : reactive ion etching) 방법에 의해 1000Å 이상의 깊이로 식각하는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 형성 단계는,상기 반도체 기판 상에 실리콘질화막을 형성하는 단계;상기 반도체 기판이 노출될 때까지 상기 실리콘질화막을 이방성 식각하여 상기 홈의 양 측벽 상에 실리콘질화막을 남기는 단계를 포함하는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트로는 불순물 이온이 주입된 다결정질실리콘을 2000-3000Å의 두께로 형성하는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트 및 스페이서 외방의 반도체 기판을 식각할 때에는 반응성 이온 식각(RIE : reactive ion etching) 방법에 의해 상기 홈의 바닥면과 실질적으로 동 일한 깊이까지 식각하는 모스 트랜지스터의 제조 방법.
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2004
- 2004-08-03 KR KR1020040061136A patent/KR100613373B1/ko not_active IP Right Cessation
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
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