KR100565751B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 측벽 형성 방법을 개선한 반도체 소자의 제조 방법에 관한 것으로, 기판 상의 소정 영역에 게이트를 형성하는 단계와, 상기 게이트 상부를 제외한 측벽 및 나머지 영역에 스페이서 절연막을 형성하는 단계와, 상기 게이트 및 스페이서 절연막을 포함한 기판 전면에 층간 절연막을 형성하는 단계와, 상기 스페이서 측부에 폴리머 제너레이션함과 동시에 상기 기판 상의 층간 절연막을 건식각하는 단계 및 상기 층간 절연막 및 스페이서 절연막을 습식각하여, 상기 폴리 실리콘 게이트 양측의 측벽 스페이서를 남기는 단계를 포함하여 이루어짐을 특징으로 한다.
측벽 스페이서, 습식 식각, 이방성 식각, 언더컷, 폴리 제너레이션(poly generation), 신뢰성, 누설 전류, 살리사이드(salicide), 난살리사이드(non-salicide)

Description

반도체 소자의 제조 방법{Method for Fabricating Semiconductor Device}
도 1a 내지 도 1f는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101 : 산화막
102 : 폴리 게이트 103 : 제 1 스페이서
104 : 제 2 스페이서 105 : 층간 절연막
105a : 쇼율더(shoulder)
본 발명은 반도체 소자에 관한 것으로 특히, 측벽 형성 방법을 개선한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자를 제조하는 공정 중에 기판 상에 정의되는 영역은 크게, 난살리사이드(nonsalicide) 영역과 살리사이드(salicide) 영역으로 나뉜다.
난살리사이드(nonsalicide) 영역은, 저항 영역으로 사용되어지고, 살리사이 드(salicide) 영역은 트랜지스터의 게이트(gate), 드레인(drain), 소오스(source) 영역을 형성하는 영역으로 금속과 콘택(Contact)되는 부분으로 낮은 저항을 요구하고 있다.
이러한 살리사이드 영역과 난살리사이드 영역은 습식각을 통하여 구현하게 되는데, 이러한 습식각(wet etch)을 진행하게 되면, 산화막 침투(Oxide Attack)로 인하여 저항 영역에서의 난살리사이드(Nonsalicde) 영역이 습식각 침투(Wet Etch Attack)로 인하여 살리사이드(salicide)화됨으로써 상기 저항 영역의 저항 값이 변하여 반도체 특성이 변하게 된다. 또한, 트랜지스터 영역에서는 습식각시 언더 컷(Under Cut) 현상에 의해 게이트(Gate) 혹은 드레인(Drain) 혹은 소오스(Source) 영역으로의 침투가 일어나 트랜지스터의 누설 소스(Leakage Source)로 작용하여 트랜지스터의 특성을 저하시킨다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
먼저, 종래의 반도체 소자의 제조 방법은 도 1a와 같이, 기판(10) 상에 게이트 절연막(11)을 증착한다.
이어, 상기 게이트 절연막(11) 상의 소정 부위에 폴리 실리콘 게이트(13)를 형성한다.
이어, 상기 폴리 실리콘 게이트(13)의 측벽 및 상기 게이트 폴리 실리콘이 형성되지 않는 나머지 영역에 제 1 스페이서(14)를 형성한다. 이 때, 상기 제 1 스페이서(14)는 LP TEOS(Low Pressure Tetra Ethyl Ortho Silicate) 물질로 형성한다.
이어, 상기 폴리 실리콘 게이트(13) 양측에 대응되는 기판(10) 상에 이온을 주입하여 소오스/드레인 영역(미도시)을 정의한다.
이어, 상기 폴리 실리콘 게이트 측면에 대응되는 상기 제 1 스페이서(14) 상에 제 2 스페이서(15)를 증착한다. 여기서, 상기 제 2 스페이서(15)는 질화막(SiN)으로 형성된다.
도 1b와 같이, 상기 폴리 실리콘 게이트(13) 및 제 1, 제 2 스페이서를 포함한 기판 전면에 제 1 층간 절연막(16)을 증착한다. 이 때, 상기 제 1 층간 절연막(16)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)으로 형성한다.
도 1c와 같이, 살리사이드 영역과 난살리사이드 영역을 구분하는 소정의 마스크를 이용하여 상기 제 1 층간 절연막(16)의 건식각을 진행한다. 이 때, 남아있는 제 1 층간 절연막(16a)은 원래 증착 두께의 약 75% 정도 제거된 것이다. 여기서, 기판(10) 상에 얇게 증착되어 있던 상기 제 1 스페이서(15)의 주위의 제 1 층간 절연막은 거의 제거될 수 있다.
도 1d와 같이, 상기 제 1 층간 절연막(16a)을 포함한 기판(10) 전면에 제 2 층간 절연막(17)을 증착한다. 이 때, 상기 제 2 층간 절연막(17)의 증착은 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate) 증착 방식이나 혹은 원자층 증착 방식(ALD : Atom Layer Deposition)을 이용한다.
도 1e와 같이, 상기 폴리 실리콘 게이트(13) 상의 상기 제 2 층간 절연막(17) 및 소정 두께 남아있는 제 1 층간 절연막(16a)을 제거하고, 나머지 영역의 제 2 층간 절연막은(17a) 소정 두께 제거하여, 상기 폴리 실리콘 게이트의 측벽에 대응되는 부위만을 남긴다. 이 때, 상기 제 1, 제 2 층간 절연막의 제거 공정은 건식각을 이용한다.
도 1f와 같이, 상기 제 2 층간 절연막(17a)을 습식각하여 상기 폴리 실리콘 게이트(13) 및 그 측벽에 형성된 제 1, 제 2 스페이서(14a, 15)를 제외한 나머지 영역의 상기 제 2 층간 절연막(17) 및 제 1 스페이서 물질(14)을 제거한다. 이 때, 상기 제 1 스페이서 물질(14) 및 제 2 층간 절연막(17)은 PETEOS로 이루어진 동일 물질로, 습식 공정시 사방에서 등방성으로 식각이 이루어지는 습식각 공정의 특성에 의해 상기 기판(10) 상의 제 1 스페이서(14a)는 상기 제 2 스페이서(15) 상의 제 1 층간 절연막(16b)의 위치보다 좀 더 들어가도록 식각이 이루어진다.
이와 같은 종래의 반도체 제조 공정을 통해 반도체 소자를 제조하였을 경우, 살리사이드의 침투로 인한 손실(loss)만큼 제 2 층간 절연막을 재증착한 후, 습식각 공정을 진행하여, 습식각으로 인해 살리사이드 침투로 인한 손실(loss)을 보상 및 보이드(void) 현상을 줄여 신뢰성 있는 트랜지스터 구현 및 저항 값의 구현이 가능하였다.
그러나, 상기와 같은 종래의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.
종래의 반도체 소자 제조 방법은 습식각에 의해 발생하는 액티브 영역(소자 영역)의 언더컷 현상에 의해 산화막 손실 현상을 방지하기 위해, 습십각 전에 제 2 층간 절연막을 더 증착한 후에 습식각에 의한 언더컷 현상과 로스를 보상하여 왔다.
그러나, 이 경우 층간 절연막의 증착 공정을 더 진행하여야 하고, 이로 인한 공정 증가 및 비용 증가의 문제점을 유발하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 측벽 형성 방법을 개선하여 더욱 더 정밀하고 미세한 소자 구현이 가능한 반도체 소자의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판 상의 소정 영역에 게이트를 형성하는 단계와, 상기 게이트 상부를 제외한 측벽 및 나머지 영역에 스페이서 절연막을 형성하는 단계와, 상기 게이트 및 스페이서 절연막을 포함한 기판 전면에 층간 절연막을 형성하는 단계와, 상기 스페이서 측부에 폴리머 제너레이션함과 동시에 상기 기판 상의 층간 절연막을 건식각하는 단계 및 상기 층간 절연막 및 스페이서 절연막을 습식각하여, 상기 폴리 실리콘 게이트 양측의 측벽 스페이서를 남기는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 폴리머 제너레이션 및 건식각은 O2, Ar, CF4, CH2F2 및 CHF3의 혼합 가스를 이용한다.
상기 O2가스는 80~180sccm 이용한다.
상기 Ar가스는 10 ~ 100 sccm 이용한다.
상기 CF4가스는 0 ~ 25sccm 이용한다.
상기 CH2F2 는 5 ~ 20 sccm 이용한다.
상기 CHF3는 10 ~ 40 sccm 이용한다.
상기 스페이서 절연막은 상기 게이트 측벽 및 기판 상에 형성되는 산화막 및 상기 게이트 측벽 상의 산화막 상부에 형성되는 질화막을 포함하여 이루어진다.
상기 층간 절연막은 TEOS(Tetra Ethyl Ortho Silicate)이다.
상기 기판과 상기 게이트 사이에는 산화막이 더 개재된다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
먼저, 종래의 반도체 소자의 제조 방법은 도 2a와 같이, 기판(100) 상에 게이트 절연막(101)을 증착한다.
이어, 상기 게이트 절연막(101) 상의 소정 부위에 폴리 실리콘 게이트(102)를 형성한다.
이어, 상기 폴리 실리콘 게이트(102)의 측벽 및 상기 게이트 폴리 실리콘이 형성되지 않는 나머지 영역에 제 1 스페이서(103)를 형성한다. 이 때, 상기 제 1 스페이서(103)는 LP TEOS(Low Pressure Tetra Ethyl Ortho Silicate) 물질로 형성한다.
이어, 상기 폴리 실리콘 게이트(102) 양측에 대응되는 기판(100) 상에 이온을 주입하여 소오스/드레인 영역(미도시)을 정의한다.
이어, 상기 폴리 실리콘 게이트(102) 측면에 대응되는 상기 제 1 스페이서(103) 상에 제 2 스페이서(104)를 증착한다. 여기서, 상기 제 2 스페이서(104)는 질화막(SiN)으로 형성된다.
도 2b와 같이, 상기 폴리 실리콘 게이트(102) 및 제 1, 제 2 스페이서(103, 104)를 포함한 기판(100) 전면에 층간 절연막(105)을 증착한다. 이 때, 상기 층간 절연막(105)은 LP PE-TEOS(Low Pressure Plasma Enhanced Tetra Ethyl Ortho Silicate)으로 형성한다.
도 2c와 같이, 살리사이드(salicide) 영역과 난살리사이드(nonsalicide) 영역을 구분하는 소정의 마스크(미도시)를 이용하여, 상기 층간 절연막(105)을 소정 두께 제거하는 건식각을 진행한다. 이 때, 상기 제 2 스페이서(104) 측벽에 폴리머 제너레이션(polymer generation)하여, 이후에 진행되는 습식각 공정에서 상기 산화막(제 1 스페이서 및 게이트 절연막)의 언더컷(undercut) 현상으로 인한 손실이 발생됨을 방지하도록 쇼율더(shoulder, 105a)를 형성한다.
여기서, 상기 폴리머 제너레이션과 함께 진행되는 건식각에서 이용되는 가스는 O2, Ar, CF4, CH2F2 및 CHF3의 혼합 가스이며, 그 종류별 사용양은 다음과 같다. 즉, 산소(O2)는 80 ~ 180sccm, 아르곤(Ar)은 10 ~ 100 sccm, CF4는 0~25sccm, CH2 F2는 5 ~ 20 sccm, CHF3 는 10 ~ 40 sccm 이다.
상기 건식각 공정을 진행한 후에는, 상기 층간 절연막(105)은 제 2 스페이서(104)의 측부에 해당되는 부위에 쇼율더(shoulder, 105a)로 남게 되며, 나머지 영역에서는 거의 제거되거나 얇은 두께로 남아있게 된다.
도 2d와 같이, 상기 층간 절연막(105a)을 습식각하여 상기 폴리 실리콘 게이트(102) 및 그 측벽에 형성된 제 1, 제 2 측벽 스페이서(103a, 104a)를 제외한 나머지 영역의 상기 층간 절연막(105a) 및 제 1 스페이서(103) 물질을 제거한다. 이 때, 상기 제 1 스페이서(103) 물질 및 상기 폴리 실리콘 게이트(102) 상부에 형성된 층간 절연막(105a)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)로 이루어진 동일 물질로, 습식각 공정시 사방에서 등방성으로 식각이 이루어지는 습식각 공정의 특성에 의해 습식각 후, 상기 폴리 실리콘 게이트(102) 양측에 제 1, 제 2 측벽 스페이서(103a, 104a)가 남게 된다. 여기서, 기판(100) 상의 제 1 측벽 스페이서(103a)는 상기 폴리 실리콘 게이트(102) 측벽에 위치한 상기 제 2 측벽 스페이서(104a) 상의 층간 절연막(105b)의 위치보다 좀 더 들어가도록 식각이 이루어진다.
이와 같은 종래의 반도체 제조 공정을 통해 반도체 소자를 제조하였을 경우, 살리사이드의 침투로 인한 손실(loss)만큼 제 2 층간 절연막을 재증착한 후, 습식각 공정을 진행하여, 습식각으로 인해 살리사이드 침투로 인한 손실(loss)을 보상 및 보이드(void) 현상을 줄여 신뢰성 있는 트랜지스터 구현 및 저항 값의 구현이 가능하였다.
이와 같이, 본 발명의 반도체 소자의 제조 방법은 층간 절연막의 재증착없이 건식각 공정에서 측벽 부위에 폴리머 제너레이션함으로써, 습식각시의 언더컷(undercut)에 의한 손실을 보상한다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
반도체 소자 제조 방법에 있어서, 난살리사이드 영역을 가리고자 하는 층간 절연막 증착 후, 살리사이드 영역을 제거하고자 할 때, 습식각 공정이 요구된다. 이 때, 습식각시의 언더컷에 의한 손실을 방지하기 위해서는 종래의 층간 절연막 재증착 공정이 별도로 더 요구되었으나, 본 발명의 반도체 소자 제조 방법에 있어서는, 이를 생략하고 건식각시 측벽 스페이서상에 폴리머 제너레이션을 통한 쇼율더를 형성하여, 습식각시의 살리사이드 영역 침투를 방지하고 보이드를 방지할 수 있게 한다.
따라서, 살리사이드 침투 방지로 인해 안정적인 살리사이드 및 난살리사이드 영역의 구현이 가능하고 스테이블(stable)한 저항의 구현이 가능한다. 이는 궁극적으로 신뢰성있는 반도체 소자의 구현이 가능함을 의미한다.
또한, 층간 절연막 재증착 및 이의 식각 공정이 진행되지 않아 공정의 단순화 및 원가절감에도 효과가 크다.

Claims (10)

  1. 기판 상의 소정 영역에 게이트를 형성하는 단계;
    상기 게이트 상부를 제외한 측벽 및 나머지 영역에 스페이서 절연막을 형성하는 단계;
    상기 게이트 및 스페이서 절연막을 포함한 기판 전면에 층간 절연막을 형성하는 단계;
    상기 스페이서 측부에 폴리머 제너레이션함과 동시에 상기 기판 상의 층간 절연막을 건식각하는 단계; 및
    상기 층간 절연막 및 스페이서 절연막을 습식각하여, 상기 폴리 실리콘 게이트 양측의 측벽 스페이서를 남기는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 폴리머 제너레이션 및 건식각은 O2, Ar, CF4, CH2F2 및 CHF3의 혼합 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 O2가스는 80~180sccm 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2항에 있어서,
    상기 Ar가스는 10 ~ 100 sccm 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2항에 있어서,
    상기 CF4가스는 0 ~ 25sccm 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 2항에 있어서,
    상기 CH2F2 는 5 ~ 20 sccm 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 2항에 있어서,
    상기 CHF3는 10 ~ 40 sccm 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 스페이서 절연막은 상기 게이트 측벽 및 기판 상에 형성되는 산화막 및 상기 게이트 측벽 상의 산화막 상부에 형성되는 질화막을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 층간 절연막은 TEOS(Tetra Ethyl Ortho Silicate)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 기판과 상기 게이트 사이에는 산화막이 더 개재됨을 특징으로 하는 반도체 소자의 제조 방법.
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