KR100580046B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 부분의 절연막을 두껍게 형성하여 GIDL 현상을 억제하는 방법에 관한 것이다.
본 발명의 반도체 소자 제조 방법은 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 소정의 깊이로 식각하여 트랜치를 형성하되 상기 트랜치의 너비가 게이트 전극의 너비보다는 좁도록 트랜치를 형성하는 단계; 상기 게이트 절연막 상부에 게이트 전극 물질을 형성하는 단계; 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하는 단계; 상기 기판상에 측벽을 형성하는 단계; 상기 기판상에 LDD 영역 및 소오스/드레인 영역을 형성하는 단계 및 상기 기판상에 스페이서를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 제조 방법은 게이트 절연막을 필요한 두께보다 두껍게 형성하고 게이트가 형성될 부분보다 작게 식각하여 게이트와 드레인의 오버레이에 의한 GIDL 현상을 억제하는 효과가 있다.
트랜치, GIDL

Description

반도체 소자 제조 방법{Method for fabricating the semiconductor device}
도 1a 내지 1d은 종래기술에 의한 반도체 제조 방법.
도 2a 내지 2e는 본 발명에 의한 반도체 제조 방법.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 게이트 부분의 절연막을 두껍게 형성하여 GIDL(Gate Induced Drain Leakage, 게이트 유도 드레인 전류 : 이하 GIDL이라 칭함) 현상을 억제하는 방법에 관한 것이다.
도 1a 내지 1d은 종래기술에 의한 반도체 제조 방법이다.
먼저 도 1a와 같이 기판(100) 상부에 게이트 절연막(110)을 소정의 두께로 형성한다. 다음 도 1b와 같이 상기 게이트 절연막(110) 상부에 게이트 전극 물질(120)을 게이트 절연막(110) 두께보다 두껍게 형성한 후 도 1c와 같이 사진공정(Photo define)과 식각을 통해 게이트 전극(130)을 형성한다.
다음 도 1d와 같이 상기 게이트 전극(130)을 마스크로 상기 기판(100)에 도 펀트를 이온 주입하고 어닐링(Anealing)하여 게이트 전극의 양측 하부 기판에 소스/드레인을 형성한 후 상기 측벽(140)의 측면에 스페이서(150)를 형성한다.
그러나 상기와 같은 방법으로 제조된 반도체 소자는 게이트와 소스/드레인의 오버레이(Overlay)(160)에 의해 GIDL이 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 형성시 절연막을 필요한 두께보다 두껍게 형성하여 게이트와 소오스/드레인 부분의 오버랩을 최소화하는 반도체 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 소정의 깊이로 식각하여 트랜치를 형성하되 상기 트랜치의 너비가 게이트 전극의 너비보다는 좁도록 트랜치를 형성하는 단계; 상기 게이트 절연막 상부에 게이트 전극 물질을 형성하는 단계; 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하는 단계; 상기 기판상에 측벽을 형성하는 단계; 상기 기판상에 LDD 영역 및 소오스/드레인 영역을 형성하는 단계 및 상기 기판상에 스페이서를 형성하는 단계로 이루어진 반도체 소자 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 2e는 본 발명에 의한 반도체 제조 방법이다.
먼저 도 2a와 같이 기판(200) 상부에 게이트 절연막(210)을 형성한다. 이 때 상기 게이트 절연막(210)은 필요한 두께보다 5Å 내지 20Å 더 형성한다.
다음 도 2b와 같이 상기 게이트 절연막(210)을 게이트가 형성될 너비보다 좁게 사진 공정한 후 습식 식각(Wet etch)하여 트랜치(220)를 형성한다. 습식 식각은 상기 도 2a에서 더 형성된 5Å내지 20Å로 식각하며, DI와 HF가 200:1 혹은 500:1 혹은 1000:1로 희석된 희석 HF를 사용한다.
다음 도 2c와 같이 트랜치(220)가 형성된 상기 게이트 절연막(210) 상부에 게이트 전극 물질(230)을 형성한다. 이때 상기 게이트 전극 물질(230)은 바람직하게는 다결정 실리콘을 이용하며, 상기 트랜치(220)가 완전히 덮히도록 형성한다.
다음 도 2d와 같이 상기 기판(200) 전면에 질화막 등의 절연막을 증착하고 등방성 식각하여 게이트 전극(240)을 형성한다.
다음 도 2e와 같이 상기 게이트 전극(240) 측면에 측벽(250)을 형성한 뒤 상기 게이트 전극(240)을 마스크로 기판에 P형 또는 N형 도펀트를 이온 주입하고 어닐링(Anealing)하여 게이트 전극의 양측 하부 기판에 LDD 영역 및 소스/드레인을 형성한다.
LDD 영역 및 소스/드레인이 형성된 후 상기 측벽(250)의 측면에 스페이서(260)를 형성한다. 이 때 게이트와 소오스/드레인 사이에 이미 두껍게 형성된 절연 막(270)이 형성되어 있기 때문에 오버레이에 의한 GIDL 현상을 억제할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 반도체 소자 제조 방법은 게이트 절연막을 필요한 두께보다 두껍게 형성하고 게이트가 형성될 부분보다 작게 식각하여 게이트와 드레인의 오버레이에 의한 GIDL 현상을 억제하는 효과가 있다.

Claims (5)

  1. 반도체 소자 제조 방법에 있어서,
    기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 소정의 깊이로 식각하여 트랜치를 형성하되 상기 트랜치의 너비가 게이트 전극의 너비보다는 좁도록 트랜치를 형성하는 단계;
    상기 게이트 절연막 상부에 게이트 전극 물질을 형성하는 단계;
    상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 기판상에 측벽을 형성하는 단계;
    상기 기판상에 LDD 영역 및 소오스/드레인 영역을 형성하는 단계; 및
    상기 기판상에 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 절연막은 필요한 두께보다 5Å내지 20Å 더 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서,
    상기 5Å 내지 20Å 두께로 더 형성된 게이트 절연막은 습식 식각을 통해 트랜치로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3항에 있어서,
    상기 습식 식각은 DI:HF를 200:1, 500:1 또는 1000:1 중 어느 하나의 비율로 희석하여 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 전극 물질을 형성하는 단계는 상기 트랜치를 완전히 덮도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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