KR100774809B1 - 모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 더욱 상세하게는 MOSFET 반도체 소자의 토폴로지를 줄일 수 있는 모스 트랜지스터 제조방법에 관한 것이다.
본 발명의 모스 트랜지스터 제조방법은 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 사진 공정을 진행하여 리세스 영역을 패터닝하는 리세스 포토 단계; 49% 농도의 HF 용액, 30% 농도의 HNO3, 100% 농도의 CH3COOH를 각각 부피비 1:3:8로 혼합한 식각용액을 사용하여 상기 리세스 영역을 식각하는 리세스 식각 단계; 게이트 산화막 및 폴리실리콘막을 순차적으로 증착하는 게이트막 증착단계; 사진/식각 공정을 진행하여 상기 리세스 영역에 게이트 전극을 패터닝하는 게이트 전극 형성단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 모스 트랜지스터 제조방법에 의하면 반도체 기판의 표면으로부터 리세스된 구조의 게이트 전극을 형성함으로써 반도체 소자의 토폴로지를 줄일 수 있어 후속되는 여러 공정에서 발생하는 공정상의 어려움을 줄일 수 있는 효과가 있다.
MOSFET, 리세스, 게이트 전극, 토폴로지
Description
도 1a는 종래의 MOSFET 트랜지스터의 구조를 보여주는 단면도,
도 1b는 도 1a의 결과물에 BPSG막을 증착한 후 열처리 공정이 진행된 MOSFET 트랜지스터의 구조를 보여주는 단면도,
도 2는 본 발명의 모스 트랜지스터 제조방법을 설명하기 위한 공정흐름도,
도 3a 내지 도 3d는 본 발명의 모스 트랜지스터 제조방법을 설명하기 위한 MOSFET 트랜지스터의 구조의 단면도,
도 4는 본 발명의 일실시예에 따른 MOSFET 트랜지스터의 구조를 보여주는 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 필드 산화막
30 : 게이트 산화막 40 : 게이트 전극
50 : 스페이서 60 : 실리사이드층
70 : BPSG 막 80 : 감광막
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 더욱 상세하게는 MOSFET(metal oxide semiconductor field effect transitor) 반도체 소자의 토폴로지를 줄일 수 있는 모스 트랜지스터 제조방법에 관한 것이다.
일반적으로 반도체 제조 공정에서 발생하는 토폴로지(topology)는 후속되는 공정에서 여러 가지 문제를 발생시킨다. 포토리쏘그래피 공정에서는 토폴로지 부위에서 반사된 빛에 의하여 감광막의 상부가 부분적으로 노광되어 패턴 불량(notch 현상)이 발생할 수 있으며, 식각공정에서는 토폴로지에 의한 단차부위를 따라서 식각되지 아니한 박막(stringer)이 잔존하게 되어 브릿지(bridge) 현상이 발생할 수도 있다. 또한 박막 증착 공정에서는 증착되는 박막의 높은 단차 피복도(step coverage)를 요구하게 된다.
이러한 토폴로지를 줄이기 위해 유동성이 우수한 박막을 열처리하여 플로우(flow)시키는 방법, 감광막 또는 에스오지(spin on glass)와 같은 희생막을 도포한 후 에치백(etch back)하는 방법 등 다양한 방법으로 토폴로지를 개선하려는 노력이 시도되고 있다.
특히 최근에는 화학적기계적 연마(chemical mechanical polish, 이하 'CMP'라 한다)에 의한 광역 평탄화(global planarization)에 의한 토폴로지의 개선방법이 도입되어 그 적용범위가 증가하는 추세이다.
도 1a는 종래의 MOSFET 트랜지스터의 구조를 보여주는 단면도이다.
첨부된 도 1a에 도시한 바와 같이, 종래의 MOSFET 트랜지스터는 반도체 기판(10)에 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(20), 상기 반도체 기판(10)의 상부에 순차적으로 형성된 게이트 산화막(30) 및 게이트 전극(40)과, 상기 게이트 전극(40)의 양 측벽에 형성된 스페이서(50)와, 상기 게이트 전극과 소스/드레인 영역 상부에 형성된 실리사이드층(60)으로 구성된다.
이후 게이트 전극 형성에 따른 토폴로지를 줄이기 위해 BPSG(Borophospho Silicate Glass, 이하 'BPSG'라 한다)막(70)을 증착한 후 열처리 공정을 진행하여 평탄화 작업을 수행한다. 도 1b는 도 1a의 결과물에 BPSG막을 증착한 후 열처리 공정이 진행된 MOSFET 트랜지스터의 구조를 보여주는 단면도이다.
그러나 종래의 BPSG 막에 위한 평탄화 작업을 수행하더라도 첨부된 도 1b에 도시한 바와 같이 토폴로지가 여전히 심하게 존재하는 문제점이 있다. 또한 이를 개선하기 위해 추가로 절연막을 증착하고 CMP 공정을 진행하는 것은 공정의 복잡화와 생산비용의 증가를 초래하는 문제가 발생한다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, MOSFET 반도체 소자의 토폴로지를 줄일 수 있는 모스 트랜지스터 제조방법를 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 모스 트랜지스터 제조방법은 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 사진 공정을 진행하여 리세스 영역을 패터닝하는 리세스 포토 단계; 49% 농도의 HF 용액, 30% 농도의 HNO3, 100% 농도의 CH3COOH를 각각 부피비 1:3:8로 혼합한 식각용액을 사용하여 상기 리세스 영역을 식각하는 리세스 식각 단계; 게이트 산화막 및 폴리실리콘막을 순차적으로 증착하는 게이트막 증착단계; 사진/식각 공정을 진행하여 상기 리세스 영역에 게이트 전극을 패터닝하는 게이트 전극 형성단계;를 포함하여 이루어진 것을 특징으로 한다.
삭제
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 모스 트랜지스터 제조방법을 설명하기 위한 공정흐름도이고, 도 3a 내지 도 3d는 본 발명의 모스 트랜지스터 제조방법을 설명하기 위한 MOSFET 트랜지스터의 구조의 단면도이다.
본 발명의 일실시예에 따른 모스 트랜지스터 제조방법은 리세스 포토 단계, 리세스 식각 단계, 게이트막 증착단계, 그리고 게이트 전극 형성단계를 포함하여 이루어져 있다.
첨부된 도 3a를 참조하면, 상기 리세스 포토 단계는 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 사진 공정을 진행하여 리세스 영역을 패터닝하는 단계이다.
상기 분리영역(20)은 공지의 기술인 LOSOS(local oxidation of silicon) 소자 분리 방법 또는 STI(shallow trench isolation) 소자 분리 방법에 의하여 패터닝될 수 있다.
또한 상기 리세스 포토 단계에서 사용되는 레티클(reticle)은 후술되는 게이트 전극 형성단계에서 사용하는 레티클을 사용할 수 있으며, 이 경우 사용되는 감광막(80)을 음성 감광막(negative photoresist)를 사용함으로써 게이트가 형성될 부분이 오픈(open)되도록 패터닝할 수 있다. 따라서 본 발명에 의한 모스 트랜지스터 제조방법은 래티클을 추가로 제작할 필요가 없는 장점이 있다.
첨부된 도 3b를 참조하면, 상기 리세스 식각 단계는 상기 리세스 영역을 식각하는 단계이다. 즉 상기 리세스 포토 단계에서 패터닝된 감광막(80)을 마스크로 사용하여 실리콘층(10)을 식각하는 단계이다. 이 단계에서 게이트 전극이 형성될 부위를 리세스(recess) 또는 함몰시키고, 이러한 리세스 영역에 게이트를 패터닝함으로써 토폴로지를 줄일 수 있는 것이다.
첨부된 도 3c를 참조하면, 상기 게이트막 증착단계는 게이트 산화막 및 폴리실리콘막을 순차적으로 증착하는 단계이다. 이 단계에서 게이트 절연막으로 사용되는 실리콘 산화막(30)을 형성한 후 게이트 전극으로 사용될 폴리실리콘막(40)을 증착하는 것이다. 상기 폴리실리콘막(40)은 도핑된 폴리실리콘막(doped polysilicon)을 증착하거나 폴리실리콘을 증착한 후 포클도핑(POCl3 doping)에 의하여 도핑될 수 있다.
첨부된 도 3d를 참조하면, 상기 게이트 전극 형성단계는 사진/식각 공정을 진행하여 상기 리세스 영역에 게이트 전극을 패터닝하는 단계이다. 이 단계에서 사용되는 레티클은 전술한 리세스 포토 단계의 레티클을 사용할 수 있으며, 이 경우 양성 감광막(positive photoresist)를 사용함으로써 게이트 전극이 형성될 부위에 감광막을 페터닝한 후 공지의 식각 방식으로 식각 공정을 진행한다.
이후 LDD(lightly doped drain) 구조를 형성시키기 위한 LDD 이온 주입 공정, 스페이서 형성공정 그리고 소스/드레인 이온 주입 공정이 더 진행될 수 있다. 또한 살리사이드(salicide) 형성을 위한 세정 공정, 금속 증착 공정, 어닐 공정 등이 진행될 수 있다.
도 4는 본 발명의 일실시예에 따른 MOSFET 트랜지스터의 구조를 보여주는 단면도이다.
첨부된 도 4에 도시한 바와 같이 BPSG 막(70)이 증착된 상태에서 토폴로지가 현저하게 줄어든 상태를 보이고 있다. 따라서 후속되는 여러 공정에서 심한 토폴로지에 의하여 발생하는 공정상의 어려움을 줄일 수 있는 것이다.
본 발명의 다른 일실시예에 따른 모스 트랜지스터 제조방법에서 상기 리세스 식각 단계는 49% 농도의 HF 용액, 30% 농도의 HNO3, 100% 농도의 CH3COOH를 각각 부 피비 1:3:8로 혼합한 식각용액을 사용하여 습식식각을 진행하는 것이 바람직하다.
따라서 습식식각의 특성인 등방성 식각(isotropic etch) 특성을 이용하여 식각되는 실리콘층(10)이 완만한 프로파일(profile)을 얻을 수 있으며, 또한 피식각층에 대한 식각 손상(etch damage)이 거의 없는 장점이 있다.
본 발명의 또 다른 일실시예에 따른 모스 트랜지스터 제조방법에서 상기 리세스 식각 단계는 게이트 전극 두께의 50 ~ 100%의 깊이로 실리콘층을 식각하는 것이 바람직하다. 따라서 게이트 전극이 형성될 부위인 리세스 영역은 기판의 표면보다 낮은 위치로 형성되며, 이 경우 리세스되는 깊이는 게이트 전극의 두께와 같은 깊이로 하거나 최소한 게이트 두께의 반 정도로 형성하는 것이 최적의 조건이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 모스 트랜지스터 제조방법에 의하면 반도체 기판의 표면으로부터 리세스된 구조의 게이트 전극을 형성함으로써 반도체 소자의 토폴로지를 줄일 수 있어 후속되는 여러 공정에서 발생하는 공정상의 어려움을 줄일 수 있는 효과가 있다.
Claims (3)
- 삭제
- 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 사진 공정을 진행하여 리세스 영역을 패터닝하는 리세스 포토 단계; 49% 농도의 HF 용액, 30% 농도의 HNO3, 100% 농도의 CH3COOH를 각각 부피비 1:3:8로 혼합한 식각용액을 사용하여 상기 리세스 영역을 식각하는 리세스 식각 단계; 게이트 산화막 및 폴리실리콘막을 순차적으로 증착하는 게이트막 증착단계; 사진/식각 공정을 진행하여 상기 리세스 영역에 게이트 전극을 패터닝하는 게이트 전극 형성단계;를 포함하여 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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| LAPS | Lapse due to unpaid annual fee |