JP2000306989A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 パッド酸化膜、犠牲酸化膜等のエッチング除
去時に半導体基板に形成した素子分離パターンの側壁部
がエッチングされて窪みが形成されるのを抑制してＳＴ
Ｉ技術の課題を解決し、逆狭チャネル効果を生じないト
ランジスタの形成を可能にする。 【解決手段】 素子分離パターン１５の表面１５Ｓが半
導体基板１１の表面より高い状態に、該半導体基板１１
に該素子分離パターン１５を形成する工程と、半導体基
板１１の表面に素子分離パターン１５を被覆する保護膜
１６を形成した後、その保護膜１６をエッチバックして
素子分離パターン１５の側壁に保護膜を残し、側壁保護
膜１７を形成する工程と、この側壁保護膜１７をマスク
に用いたエッチングにより半導体基板１１の表面を露出
させる工程とを備えた半導体装置の製造方法である。
去時に半導体基板に形成した素子分離パターンの側壁部
がエッチングされて窪みが形成されるのを抑制してＳＴ
Ｉ技術の課題を解決し、逆狭チャネル効果を生じないト
ランジスタの形成を可能にする。 【解決手段】 素子分離パターン１５の表面１５Ｓが半
導体基板１１の表面より高い状態に、該半導体基板１１
に該素子分離パターン１５を形成する工程と、半導体基
板１１の表面に素子分離パターン１５を被覆する保護膜
１６を形成した後、その保護膜１６をエッチバックして
素子分離パターン１５の側壁に保護膜を残し、側壁保護
膜１７を形成する工程と、この側壁保護膜１７をマスク
に用いたエッチングにより半導体基板１１の表面を露出
させる工程とを備えた半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはトレンチ素子分離を形成する半導
体装置の製造方法に関する。
方法に関し、詳しくはトレンチ素子分離を形成する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＵＬＳＩでは、半導体装置の高集
積化および高性能化が進展するにともない、ＭＯＳトラ
ンジスタのゲート電極や素子分離領域の微細化およびそ
れらの間隔の縮小化の要求がますます厳しくなってい
る。そのうち、ゲート電極の微細化は、リソグラフィー
工程の露光機の性能によるところが大きいが、素子分離
領域の微細化およびゲート電極との間隔の縮小化は、先
端リソグラフィー技術の他にトレンチ素子分離（以下Ｓ
ＴＩという、ＳＴＩは Shallow Trench Isolationの
略）技術によって可能となており、注目を集めている。
積化および高性能化が進展するにともない、ＭＯＳトラ
ンジスタのゲート電極や素子分離領域の微細化およびそ
れらの間隔の縮小化の要求がますます厳しくなってい
る。そのうち、ゲート電極の微細化は、リソグラフィー
工程の露光機の性能によるところが大きいが、素子分離
領域の微細化およびゲート電極との間隔の縮小化は、先
端リソグラフィー技術の他にトレンチ素子分離（以下Ｓ
ＴＩという、ＳＴＩは Shallow Trench Isolationの
略）技術によって可能となており、注目を集めている。
【０００３】ＬＳＩの素子分離技術は、ここ１０年来、
熱酸化膜を用いたＬＯＣＯＳ素子分離技術が用いられて
きた。ＬＯＣＯＳ素子分離は窒化シリコン膜をマスクに
してシリコン基板自体を熱酸化させて形成するため、プ
ロセスが簡潔で酸化膜の応力の問題も少なく、生成され
る酸化膜質が良いという大きな利点があった。そのた
め、技術革新が激しいＬＳＩプロセスにあって改良を重
ねつつ使われ続けてきた。しかしながら、デザインルー
ルが０．２５μｍ世代以降のＬＳＩでは微細化の観点か
ら限界が来るといわれている。
熱酸化膜を用いたＬＯＣＯＳ素子分離技術が用いられて
きた。ＬＯＣＯＳ素子分離は窒化シリコン膜をマスクに
してシリコン基板自体を熱酸化させて形成するため、プ
ロセスが簡潔で酸化膜の応力の問題も少なく、生成され
る酸化膜質が良いという大きな利点があった。そのた
め、技術革新が激しいＬＳＩプロセスにあって改良を重
ねつつ使われ続けてきた。しかしながら、デザインルー
ルが０．２５μｍ世代以降のＬＳＩでは微細化の観点か
ら限界が来るといわれている。
【０００４】具体的には、熱酸化の際に、横方向にも酸
化反応が広がっていわゆるバーズビークが生じるため、
素子分離ピッチはマスクの窒化シリコン膜の開口幅より
バーズビークの成長分だけ広くなる。そのバーズビーク
を抑制するには、酸化マスクとなる窒化シリコン膜の下
層に形成される、いわゆるパッド酸化膜を形成しないこ
とが効果的な方法である。ところが、パッド酸化膜を形
成しないでシリコン基板上に直接窒化シリコン膜を形成
すると、その窒化シリコン膜の持つ応力によってシリコ
ン基板に結晶欠陥が発生するという問題を生じる。した
がって、ＬＯＣＯＳ素子分離技術では、バーズビークの
問題と結晶欠陥の発生の問題とを同時に解決することが
非常に困難になっている。
化反応が広がっていわゆるバーズビークが生じるため、
素子分離ピッチはマスクの窒化シリコン膜の開口幅より
バーズビークの成長分だけ広くなる。そのバーズビーク
を抑制するには、酸化マスクとなる窒化シリコン膜の下
層に形成される、いわゆるパッド酸化膜を形成しないこ
とが効果的な方法である。ところが、パッド酸化膜を形
成しないでシリコン基板上に直接窒化シリコン膜を形成
すると、その窒化シリコン膜の持つ応力によってシリコ
ン基板に結晶欠陥が発生するという問題を生じる。した
がって、ＬＯＣＯＳ素子分離技術では、バーズビークの
問題と結晶欠陥の発生の問題とを同時に解決することが
非常に困難になっている。
【０００５】ＬＯＣＯＳ技術に代わる素子分離技術とし
て、ＳＴＩ技術がある。ＳＴＩ技術では、エッチングに
より溝を形成して、その溝内に絶縁物を埋め込むことで
形成されるため、設計寸法からの寸法変換差が少ないた
め、微細化には原理的に適している。また、絶縁物を埋
め込んだ後は、エッチバック法や化学的機械研磨法等に
よる平坦化を行うため、高精度なリソグラフィーに必要
な平坦性が得られるという点でも有利となっている。
て、ＳＴＩ技術がある。ＳＴＩ技術では、エッチングに
より溝を形成して、その溝内に絶縁物を埋め込むことで
形成されるため、設計寸法からの寸法変換差が少ないた
め、微細化には原理的に適している。また、絶縁物を埋
め込んだ後は、エッチバック法や化学的機械研磨法等に
よる平坦化を行うため、高精度なリソグラフィーに必要
な平坦性が得られるという点でも有利となっている。
【０００６】次に、従来のＳＴＩ技術の一例を以下に説
明する。図２に示すように、シリコン基板１１１の表面
にパッド酸化膜１１２、窒化シリコン膜（図示せず）を
形成し、リソグラフィー技術とエッチバック技術とを用
いて、シリコン基板１１１にトレンチ１１３を形成す
る。次いで、化学的気相成長（以下ＣＶＤという、ＣＶ
Ｄは Chemical Vapor Depositionの略）法により、トレ
ンチ１１３を絶縁膜１１４で埋め込む。その後、化学的
機械研磨（以下ＣＭＰという、ＣＭＰはChemicalMechan
ical Polishing の略）法により、シリコン基板１１１
上の余分な絶縁膜１１４を除去して表面を平坦化する。
さらに、研磨ストッパに用いた窒化シリコン膜（図示せ
ず）をエッチバックにより除去する。なお、図面は上記
窒化シリコン膜を除去した状態であり、シリコン基板１
１１の表面にはパッド酸化膜１１２が形成されている状
態を示している。
明する。図２に示すように、シリコン基板１１１の表面
にパッド酸化膜１１２、窒化シリコン膜（図示せず）を
形成し、リソグラフィー技術とエッチバック技術とを用
いて、シリコン基板１１１にトレンチ１１３を形成す
る。次いで、化学的気相成長（以下ＣＶＤという、ＣＶ
Ｄは Chemical Vapor Depositionの略）法により、トレ
ンチ１１３を絶縁膜１１４で埋め込む。その後、化学的
機械研磨（以下ＣＭＰという、ＣＭＰはChemicalMechan
ical Polishing の略）法により、シリコン基板１１１
上の余分な絶縁膜１１４を除去して表面を平坦化する。
さらに、研磨ストッパに用いた窒化シリコン膜（図示せ
ず）をエッチバックにより除去する。なお、図面は上記
窒化シリコン膜を除去した状態であり、シリコン基板１
１１の表面にはパッド酸化膜１１２が形成されている状
態を示している。
【０００７】次に、ゲート酸化膜の膜質を向上させるた
めに、犠牲酸化膜を形成する。まず、希フッ酸を用いた
ウエットエッチングにより上記パッド酸化膜１１２を除
去する。その後、熱酸化法により、シリコン基板１１１
の表面に犠牲酸化膜（図示せず）を形成した後、希フッ
酸を用いたウエットエッチングによりその犠牲酸化膜を
除去する。その後、シリコン基板１１１の表面にゲート
酸化膜（図示せず）を形成する。
めに、犠牲酸化膜を形成する。まず、希フッ酸を用いた
ウエットエッチングにより上記パッド酸化膜１１２を除
去する。その後、熱酸化法により、シリコン基板１１１
の表面に犠牲酸化膜（図示せず）を形成した後、希フッ
酸を用いたウエットエッチングによりその犠牲酸化膜を
除去する。その後、シリコン基板１１１の表面にゲート
酸化膜（図示せず）を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、ＳＴＩ
技術にも課題がある。その一つは、パッド酸化膜、犠牲
酸化膜等を除去するための希フッ酸を用いたウエットエ
ッチングは等方性のエッチングのため、図２に示すよう
に、絶縁膜１１４の側壁部もエッチングされ、シリコン
基板１１１との間に窪み１１５を生じる。
技術にも課題がある。その一つは、パッド酸化膜、犠牲
酸化膜等を除去するための希フッ酸を用いたウエットエ
ッチングは等方性のエッチングのため、図２に示すよう
に、絶縁膜１１４の側壁部もエッチングされ、シリコン
基板１１１との間に窪み１１５を生じる。
【０００９】上記窪み１１５を生じた状態でゲート酸化
膜１２、トランジスタのゲート電極（図示せず）等が形
成されると、このゲート電極は窪み１１５にかかる状態
で形成されることになる。このように窪み１１５にゲー
ト電極がかかると、トランジスタのチャネル長が短くな
り、容易にトランジスタがオン状態となる逆狭チャネル
効果が現れてトランジスタ特性が著しく劣化するという
課題があった。
膜１２、トランジスタのゲート電極（図示せず）等が形
成されると、このゲート電極は窪み１１５にかかる状態
で形成されることになる。このように窪み１１５にゲー
ト電極がかかると、トランジスタのチャネル長が短くな
り、容易にトランジスタがオン状態となる逆狭チャネル
効果が現れてトランジスタ特性が著しく劣化するという
課題があった。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板の表面より素子分離パターンの表面
が高い状態に、この半導体基板に該素子分離パターンを
形成する工程と、半導体基板の表面に素子分離パターン
を被覆する保護膜を形成した後、その保護膜をエッチバ
ックして素子分離パターンの側壁に保護膜を残すことで
側壁保護膜を形成する工程と、その側壁保護膜をマスク
に用いたエッチングにより半導体基板の表面を露出させ
る工程とを備えた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板の表面より素子分離パターンの表面
が高い状態に、この半導体基板に該素子分離パターンを
形成する工程と、半導体基板の表面に素子分離パターン
を被覆する保護膜を形成した後、その保護膜をエッチバ
ックして素子分離パターンの側壁に保護膜を残すことで
側壁保護膜を形成する工程と、その側壁保護膜をマスク
に用いたエッチングにより半導体基板の表面を露出させ
る工程とを備えた半導体装置の製造方法である。
【００１１】上記半導体装置の製造方法では、素子分離
パターンの側壁に側壁保護膜を形成し、その側壁保護膜
をマスクに用いたエッチングにより半導体基板の表面を
露出させる工程を行うことから、素子分離パターンの側
壁は側壁保護膜により保護されるので、素子分離パター
ンの側壁がエッチングされてその部分に窪みを生じるこ
とが無くなる。その後に半導体基板の表面に犠牲酸化膜
を形成し、それを除去しても、素子分離パターンの側壁
には側壁保護膜が形成されているので、素子分離パター
ンの側壁部分がエッチングされて窪みを生じることはな
い。
パターンの側壁に側壁保護膜を形成し、その側壁保護膜
をマスクに用いたエッチングにより半導体基板の表面を
露出させる工程を行うことから、素子分離パターンの側
壁は側壁保護膜により保護されるので、素子分離パター
ンの側壁がエッチングされてその部分に窪みを生じるこ
とが無くなる。その後に半導体基板の表面に犠牲酸化膜
を形成し、それを除去しても、素子分離パターンの側壁
には側壁保護膜が形成されているので、素子分離パター
ンの側壁部分がエッチングされて窪みを生じることはな
い。
【００１２】このように側壁保護膜により素子分離パタ
ーンの側壁が保護されることから、活性領域の寸法変化
を最小限に抑えつつ、逆狭チャネル効果が生じる原因と
なる素子分離パターンの側壁部に窪みが発生するのが回
避される。
ーンの側壁が保護されることから、活性領域の寸法変化
を最小限に抑えつつ、逆狭チャネル効果が生じる原因と
なる素子分離パターンの側壁部に窪みが発生するのが回
避される。
【００１３】
【発明の実施の形態】本発明の実施の形態の一例を、図
１の製造工程図によって説明する。
１の製造工程図によって説明する。
【００１４】図１の（１）に示すように、半導体基板
（例えばシリコン基板）１１の表面にパッド酸化膜１２
を例えば５ｎｍ〜２０ｎｍの厚さに形成した後、続いて
窒化シリコン膜（図示せず）を例えば５０ｎｍ〜２５０
ｎｍの厚さに形成する。次いで、リソグラフィー技術と
エッチバック技術とを用いて、半導体基板１１にトレン
チ１３を形成する。次いで、ＣＶＤ法により、トレンチ
１３を絶縁膜１４で埋め込む。この絶縁膜１４は、例え
ば酸化シリコンで形成する。
（例えばシリコン基板）１１の表面にパッド酸化膜１２
を例えば５ｎｍ〜２０ｎｍの厚さに形成した後、続いて
窒化シリコン膜（図示せず）を例えば５０ｎｍ〜２５０
ｎｍの厚さに形成する。次いで、リソグラフィー技術と
エッチバック技術とを用いて、半導体基板１１にトレン
チ１３を形成する。次いで、ＣＶＤ法により、トレンチ
１３を絶縁膜１４で埋め込む。この絶縁膜１４は、例え
ば酸化シリコンで形成する。
【００１５】その後、ＣＭＰ法により、半導体基板１１
上の余分な絶縁膜１４を除去して、トレンチ１３の内部
に素子分離パターン１５を形成する。その際、半導体基
板１１の表面と素子分離パターン１５の表面とが平坦化
される。さらに、研磨ストッパに用いた窒化シリコン膜
（図示せず）をエッチバックにより除去する。なお、図
面は上記窒化シリコン膜を除去した状態であり、半導体
基板１１の表面にはパッド酸化膜１２が形成されている
状態を示している。したがって、素子分離パターン１５
は、その上面が半導体基板１１の表面より高い状態に形
成される。
上の余分な絶縁膜１４を除去して、トレンチ１３の内部
に素子分離パターン１５を形成する。その際、半導体基
板１１の表面と素子分離パターン１５の表面とが平坦化
される。さらに、研磨ストッパに用いた窒化シリコン膜
（図示せず）をエッチバックにより除去する。なお、図
面は上記窒化シリコン膜を除去した状態であり、半導体
基板１１の表面にはパッド酸化膜１２が形成されている
状態を示している。したがって、素子分離パターン１５
は、その上面が半導体基板１１の表面より高い状態に形
成される。
【００１６】次いで図１の（２）に示すように、例えば
ＣＶＤ法により、上記半導体基板１１上にパッド酸化膜
１２を介して上記素子分離パターン１５を覆う保護膜１
６を、例えば多結晶シリコンを１０ｎｍ〜５０ｎｍの厚
さに堆積して形成する。
ＣＶＤ法により、上記半導体基板１１上にパッド酸化膜
１２を介して上記素子分離パターン１５を覆う保護膜１
６を、例えば多結晶シリコンを１０ｎｍ〜５０ｎｍの厚
さに堆積して形成する。
【００１７】続いて図１の（３）に示すように、異方性
エッチングによる上記保護膜１６のエッチバックを行っ
て、素子分離パターン１５の側壁に上記保護膜１６を残
すことにより側壁保護膜１７を形成する。
エッチングによる上記保護膜１６のエッチバックを行っ
て、素子分離パターン１５の側壁に上記保護膜１６を残
すことにより側壁保護膜１７を形成する。
【００１８】その後、図１の（４）に示すように、例え
ば希フッ酸を用いたウエットエッチングにより、上記パ
ッド酸化膜１２〔前記図１の（３）参照〕を選択的に除
去して、半導体基板１１の表面を露出させる。その際、
上記素子分離パターン１５は上面側より上層がエッチン
グされるが、側壁保護膜１７によって被覆されている側
壁はエッチングされない。
ば希フッ酸を用いたウエットエッチングにより、上記パ
ッド酸化膜１２〔前記図１の（３）参照〕を選択的に除
去して、半導体基板１１の表面を露出させる。その際、
上記素子分離パターン１５は上面側より上層がエッチン
グされるが、側壁保護膜１７によって被覆されている側
壁はエッチングされない。
【００１９】次いで、図１の（５）に示すように、熱酸
化法により半導体基板１１の表面を酸化して、犠牲酸化
膜１８を例えば１０ｎｍ〜５０ｎｍ程度の厚さに形成す
る。この熱酸化では、上記多結晶シリコンからなる側壁
保護膜１７も酸化される。
化法により半導体基板１１の表面を酸化して、犠牲酸化
膜１８を例えば１０ｎｍ〜５０ｎｍ程度の厚さに形成す
る。この熱酸化では、上記多結晶シリコンからなる側壁
保護膜１７も酸化される。
【００２０】その後、図面には示さないが、イオン注入
工程等のプロセスを行う。そして上記犠牲酸化膜１８や
酸化された側壁保護膜１７を例えば希フッ酸を用いたウ
エットエッチングにより除去して、図１の（６）に示す
ように、半導体基板１１の表面を露出させる。その後、
例えば熱酸化法により半導体基板１１の表面にゲート酸
化膜２１を形成する。
工程等のプロセスを行う。そして上記犠牲酸化膜１８や
酸化された側壁保護膜１７を例えば希フッ酸を用いたウ
エットエッチングにより除去して、図１の（６）に示す
ように、半導体基板１１の表面を露出させる。その後、
例えば熱酸化法により半導体基板１１の表面にゲート酸
化膜２１を形成する。
【００２１】上記保護膜１６は、多結晶シリコンで形成
したが、酸化シリコンとのエッチング選択性が得られる
材料であればよい。例えば単結晶シリコン、非晶質シリ
コン等のシリコンで形成することが可能である。単結晶
シリコンは、グラフォエピタキシー法、触媒ＣＶＤ法等
により形成することが可能であり、非晶質シリコンはＣ
ＶＤ法等により形成することが可能である。また、単結
晶シリコン、非晶質シリコンを酸化シリコンに対して選
択的に異方性エッチングする技術は当業者では知られて
いることである。よって、これらのシリコン材料を保護
膜１６に用いても、上記側壁保護膜１７を形成すること
は可能である。
したが、酸化シリコンとのエッチング選択性が得られる
材料であればよい。例えば単結晶シリコン、非晶質シリ
コン等のシリコンで形成することが可能である。単結晶
シリコンは、グラフォエピタキシー法、触媒ＣＶＤ法等
により形成することが可能であり、非晶質シリコンはＣ
ＶＤ法等により形成することが可能である。また、単結
晶シリコン、非晶質シリコンを酸化シリコンに対して選
択的に異方性エッチングする技術は当業者では知られて
いることである。よって、これらのシリコン材料を保護
膜１６に用いても、上記側壁保護膜１７を形成すること
は可能である。
【００２２】上記製造方法では、素子分離パターン１５
の側壁に側壁保護膜１７を形成してから、希フッ酸をエ
ッチング液に用いたウエットエッチング処理を行って、
パッド酸化膜等の除去を行っていることから、素子分離
パターン１５の側壁部分がエッチングされて窪みを生じ
ることはない。また素子分離パターン１５の側壁に側壁
保護膜１７を形成したことから、素子分離パターン１５
の寸法変化が最小限に抑えられる。したがって、逆狭チ
ャネル効果が生じる原因となる素子分離パターン１５の
側壁部に窪みが発生するのを回避でき、活性領域（素子
分離パターン１５が形成されていない半導体基板１１の
領域）にトランジスタ特性に優れたトランジスタの形成
が可能となる。
の側壁に側壁保護膜１７を形成してから、希フッ酸をエ
ッチング液に用いたウエットエッチング処理を行って、
パッド酸化膜等の除去を行っていることから、素子分離
パターン１５の側壁部分がエッチングされて窪みを生じ
ることはない。また素子分離パターン１５の側壁に側壁
保護膜１７を形成したことから、素子分離パターン１５
の寸法変化が最小限に抑えられる。したがって、逆狭チ
ャネル効果が生じる原因となる素子分離パターン１５の
側壁部に窪みが発生するのを回避でき、活性領域（素子
分離パターン１５が形成されていない半導体基板１１の
領域）にトランジスタ特性に優れたトランジスタの形成
が可能となる。
【００２３】また、側壁保護膜１７をシリコンで形成す
ることにより、犠牲酸化膜１８を形成する熱酸化工程で
側壁保護膜１７も同時に酸化するとが可能になる。それ
によって、側壁保護膜１７を除去する工程を犠牲酸化膜
１８を除去する工程と同時に行うことができるので、工
程の簡素化が図れる。
ることにより、犠牲酸化膜１８を形成する熱酸化工程で
側壁保護膜１７も同時に酸化するとが可能になる。それ
によって、側壁保護膜１７を除去する工程を犠牲酸化膜
１８を除去する工程と同時に行うことができるので、工
程の簡素化が図れる。
【００２４】なお、側壁保護膜１７を窒化シリコン膜で
形成した場合には、確実に側壁の保護が成されるが、犠
牲酸化膜１７を除去する際に熱リン酸のような窒化シリ
コンを選択的にエッチングするエッチング液を用いて除
去する工程が必要になる。
形成した場合には、確実に側壁の保護が成されるが、犠
牲酸化膜１７を除去する際に熱リン酸のような窒化シリ
コンを選択的にエッチングするエッチング液を用いて除
去する工程が必要になる。
【００２５】
【発明の効果】以上、説明したように本発明によれば、
素子分離パターンの側壁に側壁保護膜を設けたので、エ
ッチングの際に素子分離パターンの側壁部分が保護さ
れ、その部分がエッチングされることはない。そのた
め、トランジスタのチャネル長は所望の長さが得られる
ので、トランジスタの逆狭チャネル効果の発生を抑える
ことができ、トランジスタ特性の向上が図れる。また、
半導体基板上に形成した酸化膜をエッチングする際に、
側壁保護膜により素子分離パターンの側壁が保護されて
いるので、素子分離パターンの寸法変化を最小限に抑え
ることができるので、高精度なパターン形成が行え、高
集積化が図れる。
素子分離パターンの側壁に側壁保護膜を設けたので、エ
ッチングの際に素子分離パターンの側壁部分が保護さ
れ、その部分がエッチングされることはない。そのた
め、トランジスタのチャネル長は所望の長さが得られる
ので、トランジスタの逆狭チャネル効果の発生を抑える
ことができ、トランジスタ特性の向上が図れる。また、
半導体基板上に形成した酸化膜をエッチングする際に、
側壁保護膜により素子分離パターンの側壁が保護されて
いるので、素子分離パターンの寸法変化を最小限に抑え
ることができるので、高精度なパターン形成が行え、高
集積化が図れる。
【図１】本発明に係わる実施の形態を説明する製造工程
図である。
図である。
【図２】従来の技術の説明図である。
【図３】課題の説明図である。
１１…半導体基板、１５…素子分離パターン、１６…保
護膜、１７…側壁保護膜
護膜、１７…側壁保護膜
Claims (4)
- 【請求項１】 半導体基板の表面より素子分離パターン
の表面が高い状態に、該半導体基板に該素子分離パター
ンを形成する工程と、 前記素子分離パターンを被覆する保護膜を形成した後、
前記保護膜をエッチバックして前記素子分離パターンの
側壁に前記保護膜を残すことで側壁保護膜を形成する工
程と、 前記側壁保護膜をマスクに用いたエッチングにより前記
半導体基板の表面を露出させる工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記保護膜をシリコンもしくは窒化シリ
コンで形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記保護膜をシリコンで形成し、 前記半導体基板の表面に犠牲酸化膜を酸化によって形成
する際に前記側壁保護膜を酸化することを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項４】 前記犠牲酸化膜を除去して前記半導体基
板の表面にゲート酸化膜を形成する際に、 前記ゲート酸化膜を形成する前に行う前記半導体基板の
表面に対する前処理の際に前記酸化した側壁保護膜を除
去することを特徴とする請求項３記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111607A JP2000306989A (ja) | 1999-04-20 | 1999-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111607A JP2000306989A (ja) | 1999-04-20 | 1999-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306989A true JP2000306989A (ja) | 2000-11-02 |
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ID=14565639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11111607A Abandoned JP2000306989A (ja) | 1999-04-20 | 1999-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000306989A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424185B1 (ko) * | 2002-01-07 | 2004-03-25 | 주식회사 하이닉스반도체 | 트랜지스터 형성 방법 |
| US7071076B2 (en) | 2003-06-26 | 2006-07-04 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
| KR100966989B1 (ko) | 2007-03-22 | 2010-06-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US7955960B2 (en) | 2007-03-22 | 2011-06-07 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of fabricating the same |
| JP2013149775A (ja) * | 2012-01-19 | 2013-08-01 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| CN115497869A (zh) * | 2022-11-17 | 2022-12-20 | 合肥新晶集成电路有限公司 | 半导体结构的制备方法及半导体结构 |
-
1999
- 1999-04-20 JP JP11111607A patent/JP2000306989A/ja not_active Abandoned
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| CN115497869A (zh) * | 2022-11-17 | 2022-12-20 | 合肥新晶集成电路有限公司 | 半导体结构的制备方法及半导体结构 |
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