KR100502098B1 - 게이트 전극 선폭의 균일도가 향상된 반도체 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극 선폭(Critical Dimension)의 균일도가 향상된 반도체 제조방법에 관한 것으로, 게이트 전극을 구성함에 있어서 선폭을 균일하게 유지하지 못하여 트랜지스터의 특성이 열악해지므로 균일한 선폭을 이룩한 트랜지스터의 특성 개선에 관한 것이다.
본 발명의 게이트 전극 선폭의 균일도가 향상된 반도체 제조방법은 게이트 전극을 형성하기 전에 산화막을 구성하고, 이후 활성화 영역에 게이트 전극을 구성함에 있어서 균일한 선폭이 이룩되어 열악한 트랜지스터의 특성이 개선되는 효과가 있다.
Description
본 발명은 게이트 전극 선폭(Critical Dimension)의 균일도를 향상시키기 위한 반도체 제조방법에 관한 것으로, 특히 게이트 전극 구성에 있어서 트랜지스터의 선폭을 개선하여 트랜지스터의 특성을 개선하고자 함에 관한 것이다.
종래의 반도체 소자 제조방법을 도 1을 참조하여 설명한다. 실리콘 기판(10)위에 패드 산화막(11)과 질화막(12)을 증착하고, 각 활성 역역을 구성하기 위하여 산화막을 구성함에 있어 감광막(13)을 도포하고, 활성영역(Moat)과 비활성 영역(Trench)을 구분하는 마스크(Mask)를 사용한 건식식각을 이용하여 질화막(12), 패드 산화막(11), 실리콘 기판(10)을 식각하여 트렌치를 구성한다. 이후 마스크를 제거하고나서, NSG(Non-Doped Silicate Glass)(14)를 증착하여 활성 영역과 다른 활성 영역을 구분할 수 있는 절연막을 트렌치 영역에 채운다. 이후 화학 기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 공정을 이용하면 갭(Gap)이 채워진 부분은 NSG(14)가 남게 되고, 활성 영역은 질화막(12)이 드러나게 된다. 이후 질화막(12)과 산화막(11)을 습식식각을 이용하여 제거하면 활성 영역과 비활성 영역을 구분할 수 있게 된다. 활성 영역 패턴 밀도(Moat Pattern Density)에 따라 STI(Shallow Trench Isolation) CMP 이후 밀도가 높은 부분은 산화막이 높게 형성되고(14a), 밀도가 낮은 부분은 디싱(Dishing) 현상이 발생되어 산화막이 낮게 형성된다(14b). 이후 게이트를 구성하기 위한 게이트 산화막(15)의 증착에 있어서 패턴 밀도에 따라 산화막이 높은 부분은 두껍게 증착되고(15a), 산화막이 낮은 부분은 얇게 증착된다(15b). 이후 게이트 마스크를 이용하여 패턴(16)을 형성한다. 이후 건식 식각을 진행하여 게이트를 형성할 때 게이트 증착 두께가 두꺼운 부분의 선폭은 크게 형성되고(16a), 게이트 증착 두께가 얇은 부분의 선폭은 작게 형성된다(16b).
그러나, 상기와 같은 종래의 반도체 제조방법은 선폭의 균일도가 낮음으로써 트랜지스터의 특성이 열악해진다. 대한민국 공개특허 제2003-0000489호와 제2000-0024755에서도 게이트 전극 형성에 관하여 개시하고 있으나, 트랜지스터의 특성 개선을 위한 선폭의 균일도 향상 방법을 제시하지는 못하고 있다.
따라서, 본 발명은 게이트 전극을 형성하기 이전 공정들에서 평탄도를 정밀하게 진행함으로써, 이후 활성화 영역에 게이트 전극을 구성함에 있어서 균일한 선폭을 이룩하여 트랜지스터의 특성을 개선함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판 위에 패드 산화막과 질화막을 순차적으로 증착하는 공정; 마스크를 이용하여 활성 영역과 비활성 영역을 구분하고 트렌치를 구성하는 공정; 상기 활성 영역과 다른 활성 영역을 구분하기 위해 상기 트렌치 영역과 상기 질화막 상부에 절연막을 증착하는 공정; 상기 절연막을 상기 질화막 상부면에 소정의 두께만큼 남기고 평탄화를 진행하는 공정; 상기 평탄화된 절연막 상에 감광막을 도포하는 공정; 상기 감광막과 상기 절연막을 식각 선택비를 이용하여 전면식각하는 공정; 상기 질화막과 상기 산화막을 습식식각으로 제거하는 공정;상기 기판 위에 폴리실리콘을 증착하는 공정; 및 게이트 전극을 구성하는 공정에 의해 달성된다.본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.실리콘 기판(20)위에 패드 산화막(21)과 질화막(22)을 증착한다. 상기 산화막(21)의 증착공정은 온도 및 분위기에 따라 양극 산화, 진공 증착, 실란(SiH4)의 산화에 의한 증착, 실리콘 화합물의 열분해를 통한 증착, 실리콘의 열산화 공정 중 어느 하나의 방법을 통해 형성할 수 있다. 상기 질화막(22)의 증착은 LPCVD(low pressure chemical vapor deposition) 또는 PECVD 공정을 사용하여 형성할 수 있다.이후, 각 활성 영역을 구성하기 위하여 산화막을 구성함에 있어 감광막(23)을 도포하고, 활성영역과 비활성 영역을 구분하는 마스크를 사용한 건식식각을 이용하여 질화막(22), 패드 산화막(21), 실리콘 기판(20)을 식각하여 트렌치를 구성한다. 이후 상기 마스크를 제거하고나서, 활성 영역과 다른 활성 영역을 구분할 수 있는 절연막으로써 트렌치 영역과 질화막 상부에 NSG(24)를 증착한다. 상기 NSG(24)의 증착은 실리콘웨이퍼 전면에 TEOS/O3 상압 화학 기상 증착으로 증착하거나 HDP 화학 기상 증착법으로 실시할 수 있다. 이후 상기 NSG를 질화막 상부면을 기준으로 후공정에 의해 식각될 두께를 남기며 평탄화(CMP)를 진행한다.STI(Shallow Trench Isolation) 산화막 구성 시에 CMP 이후 발생하는 패턴 밀도에 따른 STI 필(Fill)의 두께를 균일하게 하기 위하여 디싱이 된 부분과 STI 필이 두껍게 된 부분을 균일하게 유지하도록 STI CMP 이후 감광막(25)을 도포한다. 상기 감광막(25)의 도포는 다음과 같이 실시할 수 있다.도포할 웨이퍼를 웨이퍼 홀더에 장착하고 처음에 홀더를 회전시키지 않고 웨이퍼를 정지 상태로 한다. 웨이퍼를 정지시킨 상태에서 감광액을 웨이퍼 중앙에 떨어뜨린다. 이 때, 웨이퍼를 정지시킨 상태에서 감광액을 떨어뜨리므로 감광액은 주변 공기와 섞이지 않게 되어 도포된 감광막에는 기포가 형성되지 않는다. 웨이퍼 위에 떨어진 감광액은 방사 모양으로 퍼지게 된다.이 때, 감광막(25)의 특성상 골이 깊은 곳부터 얕은 곳으로 채워지는 특성으로 인하여 골이 깊은 부분은 많이 채워지고, 골이 얕은 부분은 적게 채워진다. 이후 NSG(24)를 전면식각하게 되면 감광막(25)의 낮은 부분은 식각 선택비에 의해 먼저 식각되고, 깊은 부분은 나중에 식각되어 평탄화의 균일도를 높이게 되는 것이다.이후 질화막(22)과 산화막(21)을 인산 용액 등으로 습식식각하면 활성 영역과 비활성 영역을 구분할 수 있게 된다. 마지막으로 폴리실리콘(Poly-Si)(26)을 증착하고, 게이트 전극(27)을 구성하게 되면 선폭의 균일도를 향상시킬 수 있게 된다. 상기 게이트 전극용 폴리실로콘 패턴은 인시튜(in-situ) 혹은 익스시튜(ex-situ)로 불순물이 도핑된 재질인 것이 적합하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 게이트 전극 선폭의 균일도가 향상된 반도체 제조방법은 게이트 전극을 형성하기 이전 공정들에서 평탄도를 정밀하게 진행함으로써, 이후 활성화 영역에 게이트 전극을 구성함에 있어서 균일한 선폭이 이룩되어 열악한 트랜지스터의 특성이 개선된다.
도 1은 종래기술에 의한 반도체 제조방법
도 2는 본 발명에 의한 반도체 제조방법
(도면의 주요 부분에 대한 부호의 설명)
10, 20: 실리콘 기판 11, 21: 패드 산화막
12, 22: 질화막 13, 23, 25: 감광막
14, 24: NSG 15: 게이트 산화막
16: 패턴 26: 폴리실리콘
27: 게이트 전극
Claims (3)
- 반도체 제조방법에 있어서,실리콘 기판 위에 패드 산화막과 질화막을 순차적으로 증착하는 공정;마스크를 이용하여 활성 영역과 비활성 영역을 구분하고 트렌치를 구성하는 공정;상기 활성 영역과 다른 활성 영역을 구분하기 위해 상기 트렌치 영역과 상기 질화막 상부에 절연막을 증착하는 공정;상기 절연막을 상기 질화막 상부면에 소정의 두께만큼 남기고 평탄화를 진행하는 공정;상기 평탄화된 절연막 상에 감광막을 도포하는 공정;상기 감광막과 상기 절연막을 식각 선택비를 이용하여 전면식각하는 공정;상기 질화막과 상기 산화막을 습식식각으로 제거하는 공정;상기 기판 위에 폴리실리콘을 증착하는 공정; 및게이트 전극을 구성하는 공정을 포함하는 것을 특징으로 하는 반도체 제조방법.
- 제 1 항에 있어서,상기 절연막은 NSG를 사용하는 것을 특징으로 하는 반도체 제조방법.
- 제 1 항에 있어서,상기 질화막 상부면에 남겨진 상기 절연막의 소정의 두께는 후공정에 의해 식각될 만큼의 두께인 것을 특징으로 하는 반도체 제조방법.
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