KR100499408B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법을 개시하며, 개시된 본 발명의 방법은, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 선택적으로 식각하여 상기 기판 내에 트렌치를 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 결과물의 전체 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막을 포함한 결과물의 전체 상에 패드산화막 보다 느린 식각속도를 갖는 평탄화용산화막을 형성하는 단계; 상기 라이너질화막의 상면이 노출되도록 평탄화공정에 따라 상기 평탄화용산화막을 선택적으로 제거하는 단계; 및 상기 평탄화용산화막 표면의 일부와 라이너질화막의 일부 및 패드산화막의 전체를 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체소자의 소자분리막 형성방법{Method for forming isolation film in semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 소자분리막의 모트 깊이를 최소화할 수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.
도 1a 및 도 1b에 도시된 바와 같은 일반적인 반도체소자의 소자간 절연을 위한 STI(Shallow Trench Isolation)공정을 설명하면 다음과 같다.
먼저, 실리콘기판상에 패드산화막과 패드질화막을 형성한 후, 상기 패드질화막과 패드산화막 및 기판을 식각해서 상기 실리콘기판 내에 트렌치를 형성한다. 이어서, 상기 트렌치 내에 측벽산화막(20)을 형성한 후, HDP(High Density Plasma)산화막에 의한 갭매립과 CMP(Chemical Mechanical Polishing)에 의한 연마공정을 차례로 수행하여 소자분리막(40)을 형성하는 한편 액티브영역(50)을 정의한다. 그 다음, 패드질화막을 제거한 후, 세정 공정을 수행한다.
또한, 최근에는 소자특성 중 리프레쉬 향상을 위해 HDP산화막에 의한 갭매립 전에 라이너질화막(30)을 30∼120Å정도로 형성한다. 그 다음, HDP산화막에 의한 갭매립을 수행한 후 STI CMP연마공정을 수행하여 소자분리막(40)을 형성하는 한편 액티브영역(50)을 정의한다.
여기서, STI CMP연마공정에서는 일반적인 산화막슬러리를 사용하는 경우에 웨이퍼내에서의 잔류하는 패드질화막의 두께 산포에 의해 모트("A"부분) 깊이가 증가하여 셀 Vt에 영향을 주기 때문에 현재에는 HSS(High Selective Slurry) STI CMP연마공정을 도입하여 산포를 최대한으로 줄이는 공정이 채택되어 사용되고 있다.
이러한 HSS STI CMP연마공정은 패드질화막을 정지막으로 하여 진행되는 바, 웨이퍼내에서의 소자분리막 변화를 이상적으로는 제로("0")에 가깝게 제어할 수 있는 장점이 있다.
그러나, 도 2a 및 도 2b에 도시된 바와 같이, CMP연마공정 후 라이너질화막과 그 아래의 측벽산화막이 남게 되어 후속공정인 패드질화막 제거시 4∼5분의 공정시간을 소비하게 되는 문제점이 있다.
또한, 패드질화막 제거시 H3PO4에 의해 라이너질화막도 식각되어 라이너질화막이 꺼져있는 상태에서 후속의 세정공정이 진행되면 게이트형성시 모트("B"부분)깊이가 2배이상 증가(즉, 도 2b의 모트깊이가 도 1b의 132Å 모트깊이에 비해 259Å으로 증가)하여 셀 Vt에 악영향을 주는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위해 안출된 것으로서, 셀 Vt의 하락에 영향을 주는 소자분리막의 모트깊이를 최소화할 수 있고, 라이너질화막의 제거에 소요되는 시간을 최소화하여 모트깊이를 개선함으로써 셀 Vt를 개선할 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 선택적으로 식각하여 상기 기판 내에 트렌치를 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 결과물의 전체 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막을 포함한 결과물의 전체 상에 패드산화막 보다 느린 식각속도를 갖는 평탄화용산화막을 형성하는 단계; 상기 라이너질화막의 상면이 노출되도록 평탄화공정에 따라 상기 평탄화용산화막을 선택적으로 제거하는 단계; 및 상기 평탄화용산화막 표면의 일부와 라이너질화막의 일부 및 패드산화막의 전체를 제거하는 단계를 포함하는 반도체소자의 소자분리막 형성방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체기판(100) 상에 패드산화막(120)과 패드질화막(140)을 차례로 형성한 후, 상기 패드질화막(140)과 패드산화막(120) 및 기판(100)을 선택적으로 식각하여 상기 반도체기판(100) 내에 트렌치(180)를 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 후속공정인 CMP연마공정 전에 상기 패드질화막(140)을 제거한다.
이어서, 도 3c에 도시된 바와 같이, 상기 트렌치내에만 측벽산화막(200)을 형성한 후 상기 측벽산화막(200)을 포함한 결과물의 전체상부에 라이너질화막(220)을 형성한다.
이때, 상기 패드질화막(140)을 먼저 제거한 후 상기 라이너질화막(220)은 나중에 형성함으로써 종래에 문제가 되던 측벽산화막 제거를 위한 라이너질화막 제거시간이 불필요하게 소요되지 않게 된다.
또한, 종래에는 소자분리막의 모트영역인 400∼1200Å두께 패드질화막(140)을 제거하는 것에 비에 30∼120Å두께의 라이너질화막(220)만을 제거하면 되므로 H3PO4에 의한 라이너질화막 제거량을 최소화시켜 소자분리막의 최종 모트깊이를 최소화시킬 수 있다.
그 다음, 도 3d에 도시된 바와 같이, 상기 라이너질화막(220)을 포함한 결과물의 상부에 HDP(High Density Plasma)산화막(240)에 의한 갭매립을 수행한다.
이어서, 도 3e에 도시된 바와 같이, 상기 결과물의 상부에 HSS STI CMP연마공정을 수행하여 상기 라이너질화막(220)의 상면을 노출시킨다.
이때, 상기 HSS STI CMP연마공정 대신 일반적인 STI CMP연마공정을 이용하는 것도 가능하다.
그 다음, 도 3f에 도시된 바와 같이, 상기 노출된 라이너질화막(220)을 제거한 후 세정공정을 수행하여 소자분리막(250)을 형성한다.
이때, 상기 패드산화막(120)은 HDP산화막(240)에 비해 습식식각률이 동일하거나 또는 빠른 물질로 이용한다.
이는 상기 패드산화막(120)이 라이너질화막 제거단계부터 게이트형성단계까지의 소자분리막인 HDP산화막의 제거량과 유사하거나 빨라야 최종 게이트형성단계에서의 EFH(Effective Fox Height) 즉, 액티브영역 대비 소자분리막 높이를 0Å수준에 맞출 수 있기 때문이다.
이어서, 도 3g에 도시된 바와 같이, 상기 결과물의 상부에 게이트용 폴리실리콘층(260)과 게이트용 WSi층(280)을 형성한다.
상술한 바와 같이, 본 발명은 셀 Vt의 하락에 영향을 주는 소자분리막의 모트깊이를 최소화할 수 있으며, 라이너질화막 제거에 소요되는 시간을 최소화하여 모트깊이를 산포개선함으로써 셀 Vt를 개선할 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정 단면도와 그 사진.
도 2a 및 도 2b는 또 다른 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정 단면도와 그 사진.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘기판 120 : 패드산화막
140 : 패드질화막 160 : 액티브영역
180 : 트렌치 200 : 측벽산화막
220 : 라이너질화막 240 : 평탄화용산화막
250 : 소자분리막 260 : 게이트용 폴리실리콘층
280 : 게이트용 WSi층

Claims (3)

  1. 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 기판을 선택적으로 식각하여 상기 기판 내에 트렌치를 형성하는 단계;
    상기 패드질화막을 제거하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 결과물의 전체 상에 라이너질화막을 형성하는 단계;
    상기 라이너질화막을 포함한 결과물의 전체 상에 패드산화막 보다 느린 식각속도를 갖는 평탄화용산화막을 형성하는 단계;
    상기 라이너질화막의 상면이 노출되도록 상기 평탄화용산화막을 STI CMP방식에 의해 선택적으로 제거하는 단계; 및
    상기 평탄화용산화막 표면의 일부와 라이너질화막의 일부 및 패드산화막의 전체를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 평탄화공정은 HSS STI CMP방식 또는 일반 STI CMP방식으로 수행하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 삭제
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