KR100374682B1 - 포토레지스트 평탄화를 통해 디바이스 파라미터를균등화하기 위한 방법 - Google Patents

포토레지스트 평탄화를 통해 디바이스 파라미터를균등화하기 위한 방법 Download PDF

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Abstract

제조 공정에서, 포토레지스트가 반도체 기판(10)에 걸쳐 배치되어, 기판(10)의 전면(11)과 그 내부의 트렌치(12,14,16,18)를 채운다. 포토레지스트는 화학적 기계적 폴리싱 공정에서 평탄화되어 기판(10)에 걸쳐 균일한 두께를 이룬다. 이방성 에칭 공정은 트렌치(12, 14, 16, 18)내의 포토레지스트를 부분적으로 제거함으로써, 트렌치(12, 14, 16, 18)내에 리세스를 형성한다. 에칭 공정이전에, 기판(10)에 걸쳐 포토레지스트의 두께가 균일하기 때문에, 서로 다른 트렌치(12, 14, 16, 18)내의 리세스 깊이가 서로 같다. 따라서, 기판(10)에 걸쳐 균일한 리세스 두께가 달성된다. 균일한 리세스 두께는 기판(10) 상에서 제조되는 반도체 디바이스가 일관된 파라미터, 특성 및 성능을 갖도록 해준다.

Description

포토레지스트 평탄화를 통해 디바이스 파라미터를 균등화하기 위한 방법{METHOD FOR HOMOGENIZING DEVICE PARAMETERS THROUGH PHOTORESIST PLANARIZATION}
본 발명은 일반적으로 반도체 디바이스 제조 공정에 관련된 것으로서, 좀 더 구체적으로는, 반도체 기판상에 일관된 디바이스 특성을 달성하기 위한 공정에 관련된 것이다.
반도체 디바이스의 제조는 흔히 반도체 웨이퍼상의 트렌치 근처에 도핑 영역을 형성하는 과정을 포함한다. 예를 들어, 동적 랜덤 액세스 메모리(DRAM) 제조 공정에서, 반도체 웨이퍼에 딥(deep) 트렌치가 형성된다. 산화물층을 포함하는 도펀트가 반도체 웨이퍼상에 증착된다. 산화물층은 웨이퍼의 전면뿐만 아니라 트렌치의 측벽 및 바닥을 덮는다. 스핀-온(spin-on) 공정에서, 웨이퍼에 포토레지스트가 가해져, 산화물층을 포함하는 도펀트를 덮고 트렌치를 채우게 된다. 건식 에칭 공정은 웨이퍼 전면에 걸친 포토레지스트를 제거한다. 또한, 에칭 공정은 트렌치를 채우는 포토레지스트의 상부를 제거함으로써 트렌치에 리세스(recess)를 만들게 된다. 리세스는 트렌치 측벽의 상부 상에 산화물층을 포함하는 도펀트를 노출시키고, 이는 이후에 산화 에칭 공정에서 제거된다. 트렌치의 아랫 부분의 포토레지스트는 그 후에 에칭된다. 웨이퍼는 어닐링 공정으로 거치며, 여기서 산화물층의 도펀트는 반도체 기판으로 확산되어, 트렌치의 낮은 부분을 따라 도핑 영역을 형성하게 된다. 트렌치 내의 도핑 영역의 상부 경계는 웨이퍼의 전면으로부터 우묵하게 들어간다.
공정 편차 때문에, 일반적으로 포토레지스트의 두께는 웨이퍼에 걸쳐 균일하지 않다. 건식 에칭 공정은 불균일한 포토레지스트 두께를 트렌치 내의 불균일한 리세스로 변환시킨다. 따라서, 도핑 영역의 상부 경계의 리세스는 트렌치마다 다르게 된다. 다시 말하면, 서로 다른 트렌치내의 도핑 영역의 리세스 깊이는 서로 상이하다. 리세스 깊이의 불균일함은 제조된 DRAM의 특성, 성능 및 신뢰도에 불리한 영향을 미친다. 이는 또한 제조 공정의 수율에 영향을 미친다.
따라서, 반도체 다이 또는 반도체 웨이퍼에 걸쳐 실질적으로 균일한 디바이스 파라미터를 달성하기 위해 트렌치 내의 리세스 깊이를 제어하기 위한 방법 또는 공정을 갖는 것이 바람직하다.
본 발명의 일반적인 목적은 반도체 디바이스 파라미터를 균일하게 하고 실질적으로 균일한 디바이스 특성을 얻기 위한 신뢰성 있는 반도체 디바이스 제조 공정을 제공하는데 있다. 더욱 구체적으로, 본 발명의 목적은 반도체 웨이퍼의 트렌치 내의 포토레지스트 리세스 깊이를 제어함으로써, 웨이퍼에 걸쳐 트렌치 내에 실질적으로 균일한 리세스 깊이를 이루기 위한 것이다. 본 발명의 더 나아간 목적은, 간단하고, 신뢰성 있고, 반도체 디바이스의 다른 제조 공정과 호환성 있는 제조 공정을 위한 것이다.
본 발명의 이러한 목적 및 그 외의 목적은, 반도체 웨이퍼 상에 배치되는 포토레지스트를 평탄화함으로써, 그리고 웨이퍼 상의 포토레지스트 두께를 제어함으로써 이루어진다. 예를 들어, 본 발명에 따른 제조 공정에 의하면, 내부에 트렌치가 형성된 반도체 웨이퍼 상에 포토레지스트가 가해진다. 포토레지스트는 반도체 웨이퍼의 전면을 덮고 트렌치를 채운다. 배치된 포토레지스트는 화학적 기계적 폴리싱 공정에서 평탄화되어 웨이퍼에 걸쳐 실질적으로 균일한 두께를 이루게 된다. 평탄화 이후에, 이방성 에칭 공정, 예를 들어, 반응성 이온 에칭 공정은 트렌치 내의 포토레지스트를 부분적으로 제거함으로써, 트렌치 내에 리세스를 생성한다. 에칭 공정 이전에 포토레지스트의 두께가 웨이퍼에 걸쳐 실질적으로 균일하기 때문에, 웨이퍼 내의 서로 다른 트렌치 내의 리세스 깊이는 서로가 실질적으로 같다. 따라서, 웨이퍼에 걸친 실질적으로 균일한 리세스 깊이가 달성된다. 균일한 리세스 깊이는 웨이퍼 상에서 제조되는 반도체 디바이스가 일관된 특성 및 성능을 갖도록 하는데 있어서 큰 영향을 준다.
도 1 내지 도 9는 본 발명에 따른 제조 공정의 다양한 단계에서의 반도체 기판 단면도를 나타낸 것이다.
본 발명의 바람직한 실시예는 도면을 참조하여 설명된다. 도면들은 단순한개략적 표현으로서, 이것이 본 발명의 구체적인 파라미터를 묘사하려는 목적이 아님을 이해하기 바란다. 또한, 이들 도면은 본 발명의 전형적인 실시예만을 도시하기 위한 것임을 이해할 것이다. 따라서, 이들 도면이 본 발명의 범위를 한정하는 것으로 고려되어서는 안된다.
도 1은 본 발명에 따른 제조 공정에서 이용될 수 있는 반도체 기판(10)의 단면도이다. 기판(10)은 (미도시된) 반도체 웨이퍼의 한 부분이며, 그 위에 반도체 디바이스가 제조될 것이다. 기판(10)상에 제조되는 반도체 디바이스는 이산(discrete) 디바이스이거나 집적회로 디바이스일 수 있다. 예로서, 반도체 기판(10)은 벌크(bulk) 실리콘 기판이다. 또한, 반도체 기판(10)은 게류마늄 기판, 실리콘 게류마늄 기판, 실리콘 카바이드 기판, SOI(seminconductor on insulator) 기판 등이 될 수 있다. 기판(10)에는 전면(11)이 있으며, 이는 또한 기판(10)의 주요면으로도 불리운다. 트렌치(12, 14, 16, 18)는 기판(10)에 형성되어 전면(11)에서 기판(10)으로 부분적으로 뻗어간다. 트렌치(12, 14, 16, 18)는 웨이퍼 상의 동일한 다이에 있거나 서로 다른 다이에 있을 수 있다. 또한, 기판(10)이 그 내부에 4개의 트렌치를 갖는 것으로 국한되는 것은 아니다. 본 발명에 따르면, 기판은 임의의 수의 트렌치, 예를 들어, 1개, 2개, 3개, 5개, 6개 등의 트렌치를 포함할 수 있다. 트렌치(12)는 측벽(21)과 바닥(22)을 포함하고, 트렌치(14)는 측벽(23)과 바닥(24)을 포함하고, 트렌치(16)는 측벽(25)과 바닥(26)을 포함하며, 트렌치(18)는 측벽(27)과 바닥(28)을 포함한다. 예로서, 측벽(21,23,25,27)의 높이는 바닥 면적(22,24,26,28) 각각보다 크다. 그러나, 이는 본 발명을 한정하는 사항은 아니다. 다시 말하면, 트렌치(12,14,16,18)가 딥 트렌치에 한정되는 것은 아니다. 더욱이, 트렌치(12,14,16,18)의 면적은 서로 동일하거나 서로 다를 수 있다.
도 2를 참조하면, 유전층(31)이 기판(10)의 전면(11) 위에 놓인다. 예로서, 유전층(31)은 도펀트를 함유하고 화학적 증착 공정에서 기판(10) 위에 놓인다. 유전층(31)은 산화물층 또는 질화물층 등일 수 있다. 유전층(31)에 함유된 도펀트는 P형 도펀트, 예를 들어, 붕소이거나, N형 도펀트, 예를 들어, 인, 비소일 수 있다. 유전층을 형성하는 화학적 증착 공정은 또한, 트렌치(12) 내에 유전층(32), 트렌치(14) 내에 유전층(34), 트렌치(16) 내에 유전층(36), 트렌치(18) 내에 유전층(38)을 형성한다.
도 3은 제조 공정의 다음 단계에서의 기판(10)을 보여준다. 포토레지스트 물질이 기판(10)상에 가해지거나 놓여서, 전면(11) 위의 유전층(31)을 덮는 포토레지스트 구조물(41)을 형성한다. 포토레지스트 구조물(41)은 또한 기판(10)의 트렌치(12,14,16,18)를 채운다. 예로서, 포토레지스트 물질은 본 기술 분야에서 공지된 스핀-온 공정에서 기판(10) 위에 놓여 포토레지스트 구조물(41)을 형성한다. 공정 편차 때문에, 일반적으로 포토레지스트 구조물(41)의 두께는 기판(10)상에서 균일하지 않다. 예를 들어, 도 3은 트렌치(18) 위에 있는 포토레지스트 구조물(41)의 두께가 트렌치(14) 위에 있는 것보다 두꺼움을 보여준다. 종종, 포토레지스트 두께의 불균일함은 기판(10) 상에서 제조되는 반도체 디바이스의 파라미터 및 특성을 불균일하게 한다. 반도체 디바이스의 특성, 성능 및 신뢰도는 잠재적으로 이러한 불균일성에 의해 불리한 영향을 받게 되고, 따라서 제조 공정의 수율도 불리한 영향을 받게 된다.
이러한 디바이스 파라미터 및 특성의 불균등성 및 불균일성을 없애기 위해, 포토레지스트 구조물(41)을 평탄화시켜 기판(10) 상에 실질적으로 균일한 두께를 달성한다. 평탄화 이후에, 포토레지스트 구조물(41)은 도 4에 도시된 바와 같은 평면(42)을 갖게 된다. 바람직하게, 포토레지스트 구조물(41)의 평탄화는 화학적 기계적 폴리싱 공정을 이용하여 달성된다. 도 4에 도시된 일실시예에서, 전면(11) 위의 유전층(31)을 덮는 포토레지스트 구조물(41) 앞에서 폴리싱 공정이 멈춘 것으로 되어 있다. 이 실시예에서, 폴리싱 공정 이후에 유전층(31)을 덮는 포토레지스트의 얇고 균일한 층이 여전히 남는다. 대안적 실시예에서, 폴리싱 공정은 전면(11) 위의 유전층(31)을 덮는 포토레지스트 구조물(41)이 거의 고갈되고 포토레지스트 구조물(41)의 평면이 유전층(31)의 표면과 거의 일치할 때까지 진행된다. 이러한 대안적인 실시예에서, 바람직하게는, 폴리싱 공정이 고도로 선택적이어서 유전층(31)이 폴리싱 정지층으로서의 역할을 할 수 있도록 한다. 예를 들어, 포토레지스트 구조물(41)은 슬러리(slurry)로서 알루미나(Al2O3)와 페릭 니트레이트(ferric nitrate: Fe(NO3)3)를 함유하는 용해제를 이용하여 폴리싱 공정에서 평탄화될 수 있다. 알루미나는 연마재로서의 역할을 하며 페릭 니트레이트는 산화제로서의 역할을 한다. 이 공정에서 포토레지스트 구조물(41)의 폴리싱 속도는 대략적으로 분당 2000 나노미터에서 대략 4000 나노미터 사이에 있다. 포토레지스트와 산화물질(예를 들어, PSG(phosphorus silicate glass))간의 폴리싱 선택도는 보통 대략적으로 200:1보다 크다. 포토레지스트와 질화 규소 물질, 예를 들어, 저압력 화학적 증착 (low pressure chemical vapor deposition:LPCVD) 공정에 의해 형성되는 질화 규소간의 폴리싱 선택도는 보통 대략적으로 2000:1보다 크다. 따라서, 포토레지스트 구조물(41) 아래의 유전층(31)은 그것이 산화물층 또는 질화물층이건간에 상관없이 효과적인 폴리싱 정지층으로서의 기능을 할 수 있다. 유전층(31)을 덮는 포토레지스트 구조물(41)이 고갈된 이후에 계속되는 폴리싱은 오버폴리싱이라 불리운다. 높은 폴리싱 선택도로 인해, 오버폴리싱은, 트렌치(12, 14, 16, 18)에 남아있는 포토레지스트 구조물(41)에는 큰 영향을 미치지 않고, 유전층(31)의 두께를 조금 감소시킬 것이다.
이제 도 5를 참조하면, 포토레지스트 에칭 공정이 수행되어 트렌치(12,14,16,18)의 상부에 있는 포토레지스트를 제거하고, 이에 따라 트렌치(12,14,16,18) 각각에 리세스를 형성하게 된다. 바람직하게, 포토레지스트는, 예를 들어 반응성 이온 에칭 공정 또는 화학적 다운스트림(downstream) 에칭 공정과 같은, 이방성 건식 에칭 공정에서 에칭된다. 리세스된 포토레지스트는 트렌치(12,14,16,18) 내에 상부면(43,45,47,49) 각각을 갖는다. 리세스는 기판(10)의 전면(11)에 인접하여 각각의 트렌치(12,14,16,18) 내에 유전층의 상부(32,34, 36,38)를 노출시킨다. 기판(10)의 전면(11)과 상부면(43,45,47,49) 간의 거리는 트렌치(12,14,16,18) 각각 내의 포토레지스트 리세스 깊이로서 참조된다. 포토레지스트 리세스 깊이는 에칭 공정에서 이용되는 에칭물(etchant)의 구성과 에칭 공정의 기간에 따라 달라진다. 포토레지스트 구조물(41)은 에칭 공정이전에 평탄화되기 때문에, 트렌치(12,14,16,18) 내의 포토레지스트 리세스 깊이는 서로 거의 동일하다. 다시 말하면, 포토레지스트 구조물(41)의 평탄화는 기판(10)에 걸쳐 실질적으로 균일하거나 균등한 포토레지스트 리세스 깊이를 이룬다. 이러한 균등한 포토레지스트 리세스 깊이는 기판(10) 상에서 제조되는 반도체 디바이스의 파라미터 및 특성의 일관성 및 균일성을 향상시킬 것이다.
제조 공정을 계속 진행하여, 바람직하게 포토레지스트 위의 유전물질에 대한 높은 선택도를 같는 에칭 공정에서 유전층(32,34,36,38)의 노출부는 제거된다(도 6). 트렌치(12)에 남아있는 유전층(32)은 트렌치(12)의 포토레지스트 구조물(41)의 상부면(43)과 거의 일치하는 상부면(53)을 갖는다. 마찬가지로, 트렌치(14)의 유전층(34)은 트렌치(14)의 포토레지스트 구조물(41)의 상부면(45)과 거의 일치하는 상부면(55)을 갖는다. 또한, 트렌치(16)의 유전층(36)은 트렌치(16)의 포토레지스트 구조물(41)의 상부면(47)과 거의 일치하는 상부면(57)을 갖는다. 그리고, 트렌치(18)의 유전층(38)은 트렌치(18)의 포토레지스트 구조물(41)의 상부면(49)과 거의 일치하는 상부면(59)을 갖는다. 따라서, 각각의 트렌치(12,14,16,18) 내의 유전층(32,34,36,38)의 리세스 깊이는 서로 거의 같다. 바람직하게 유전물질 위의 포토레지스트에 대한 높은 선택도를 갖는 에칭 공정에서 트렌치(12,14,16,18) 내의 포토레지스트는 후속적으로 완전히 제거된다(도 7). 트렌치(12,14,16,18) 각각의 상응하는 바닥(22,24,26,28)에 인접하는 유전층(32,34,36,38)이 노출된다. 반도체 기판(10)은, 예를 들어, 어닐링(annealing) 공정과 같은 열공정을 거친다. 열공정동안, 유전층(32,34,36,38)의 도펀트는 기판(10)으로 확산되어, 트렌치(12,14,16,18) 각각의 하부 근처에 도핑 영역(62,64,66,68)을 형성한다 (도 8 참조). 도핑 영역(62,63,66,68)은 기판(10)의 전면(11)에 인접하여, 각각, 상부경계(63,65,67, 69)를 갖는다. 전면(11)과 상부 경계(63,65,67,69)간의 거리는 각각의 도핑 영역 (62,64,66,68)의 리세스 깊이로서 참조된다. 선택적인 단계로서, 유전층(32,34, 36,38)이 에칭된다. 결과적으로, 반도체 기판(10)은 해당 딥 트렌치(12,14,16,18) 주위에 도핑 영역(62,64,66,68)을 포함한다 (도 9 참조). 전형적으로, 제조 공정은 반도체 기판(10) 상에 반도체 디바이스를 형성하기 위한 부가적인 단계들을 포함한다. 유전층(32,34,36,38)은 거의 균일한 리세스 깊이를 갖기 때문에, 각각의 도핑 영역(62,64,66,68)의 상부 경계(63,65,67,69)의 리세스 깊이는 서로 거의 동일하게 된다. 다시 말하면, 각각의 트렌치(12,14,16,18)에 인접한 도핑 영역(62,64, 66,68)은 실질적으로 균일한 리세스 깊이를 갖는다.
이제, 반도체 기판 또는 반도체 웨이퍼에 걸쳐 실질적으로 균일한 리세스 깊이를 이루기 위해 트렌치 내의 리세스 깊이를 제어하기 위한 방법 또는 공정이 제공되었음을 이해할 수 있을 것이다. 본 발명에 따르면, 기판 위에 놓인 포토레지스트 구조물을 평탄화함으로써 균일한 리세스 깊이가 이루어진다. 바람직하게, 포토레지스트 평탄화는 선택적 화학적 기계적 폴리싱 공정에 의해 달성된다. 포토레지스트 평탄화는, 반도체 기판에 걸쳐, 관련 지오메트릭(geometric) 파라미터, 예를 들면, 포토레지스트 두께, 트렌치 내의 리세스 깊이 등을 균등화한다. 포토레지스트 평탄화는 기판 상에서 제조되는 반도체 디바이스들이 일관된 파라미터, 특성 및 성능을 갖도록 확실히 보장한다. 본 발명의 포토레지스트 평탄화 공정은 간단하고 신뢰성이 있다. 또한, 반도체 디바이스의 다른 공정들과도 양립할 수 있다.
본 발명의 특정 실시예에 대해 도시하고 설명하였지만, 본 기술 분야의 기술자들에게는 더 나아간 변경 및 개선이 있을 것이다. 예를 들어, 본 발명의 포토레지스트 평탄화 공정은 서로 다른 트렌치 주위의 도핑 영역에 대해서만 균일한 특성을 달성하는 것에 한정되지 않는다. 포토레지스트 평탄화 공정은, 또한, 반도체 웨이퍼의 서로 다른 영역의 층간 유전체 구조물과 같은 유전체 구조물의 균일한 지오메트릭 파라미터를 달성하기 위해서도 이용될 수 있다.

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  9. 제조 공정에 있어서,
    내부에 다수의 트렌치가 형성된 기판을 제공하고, 상기 기판의 주요면 위와 상기 다수의 트렌치의 측벽 및 바닥 위에 유전층을 배치하는 단계와,
    상기 기판 위에 상기 다수의 트렌치를 채우는 포토레지스트 구조물을 배치하고 상기 기판 위에 실질적으로 균일한 두께를 갖는 포토레지스트 층을 형성하는 단계와,
    상기 기판 위에 배치된 상기 포토레지스트 구조물을 평탄화하고 상기 평탄화후에 상기 기판위에는 여전히 균일한 두께를 갖는 포토레지스트층이 남는 단계와,
    상기 기판으로부터 포토레지스트의 평탄화층을 에칭하는 단계와,
    상기 다수의 트렌치 내에 리세스를 생성하는 단계를 포함하며, 상기 포토레지스트 구조물을 평탄화하는 단계는 상기 다수의 트렌치에 실질적으로 균일한 리세스 깊이를 확립하는 제조 공정.
  10. 제9항에 있어서, 상기 포토레지스트 구조물을 평탄화하는 단계는 선택적 화학적 기계적 폴리싱 공정으로 상기 포토레지스트 구조물을 평탄화하는 단계를 포함하는 제조 공정.
  11. 제9항에 있어서, 상기 포토레지스트 구조물을 평탄화하는 단계는 상기 기판의 주요면 위의 상기 포토레지스트 구조물을 실질적으로 제거하는 단계를 포함하는 제조 공정.
  12. 제9항에 있어서,
    상기 다수의 트렌치 내에 포토레지스트를 리세싱하는 단계는 이방성 에칭 공정으로 상기 기판의 주요면에 인접한 상기 다수의 트렌치의 일부분으로부터 상기 포토레지스트 구조물을 제거하는 단계를 포함하는 제조 공정.
  13. 제9항에 있어서,
    상기 다수의 트렌치 내에 포토레지스트를 리세싱하는 단계는 상기 기판의 주요면에 인접한 상기 다수의 트렌치의 측벽 일부분 위의 유전층을 노출시키는 단계를 포함하는 제조 공정.
  14. 제13항에 있어서,
    상기 유전층을 배치하는 단계는 상기 기판 위에 유전체 물질을 함유하는 도펀트를 피착하는 단계를 포함하는 제조 공정.
  15. 제14항에 있어서,
    상기 기판의 주요면 위와 상기 주요면에 인접한 상기 다수의 트렌치의 측벽 일부분 위의 상기 유전층을 제거하는 단계와,
    상기 다수의 트렌치의 바닥에 인접한 상기 기판으로 상기 유전체 물질을 함유하는 도펀트의 도펀트를 확산시키기 위해 상기 기판을 어닐링(annealing)하는 단계
    를 더 포함하는 제조 공정.
  16. 트렌치 내에 균일한 리세스 깊이를 달성하기 위한 공정에 있어서,
    다수의 트렌치를 형성하는 단계와, 기판의 주요면과 상기 다수의 트렌치의 측벽 및 바닥 위에 유전층을 함유하는 도펀트를 배치하는 단계를 포함하는 상기 기판을 형성하는 단계와,
    상기 기판 위에 포토레지스트 구조물을 형성하고 상기 다수의 트렌치를 채우는 단계와,
    상기 포토레지스트 구조물을 폴리싱하여 상기 다수의 트렌치 위에 상기 포토레지스트 구조물의 두께를 실질적으로 균일하게 달성하는 단계와,
    상기 기판에 폴리싱된 포토레지스트층을 제거하고 상기 다수의 트렌치 내에 리세스를 형성하기 위해 상기 포토레지스트 구조물의 일부분을 에칭하는 단계
    를 포함하며, 상기 다수의 트렌치 위의 포토레지스트 구조물의 실질적으로 균일한 두께는 상기 다수의 트렌치 내에 실질적으로 균일한 리세스 깊이를 확립하는 공정.
  17. 제16항에 있어서, 상기 포토레지스트 구조물을 폴리싱하는 단계는 상기 기판의 주요면 위의 상기 포토레지스트 구조물을 실질적으로 제거하는 단계를 포함하는 공정.
  18. 제16항에 있어서,
    상기 포토레지스트 구조물을 폴리싱하는 단계는 상기 기판의 주요면 위에 상기 유전층을 함유하는 도펀트를 폴리싱 정지층으로서 이용하는 단계를 포함하고,
    상기 포토레지스트 구조물의 일부분을 에칭하는 단계는 상기 기판의 주요면에 인접하는 상기 다수의 트렌치의 측벽의 일부분 위에 상기 유전층을 함유하는 도펀트를 노출시키기 위해 상기 다수의 트렌치 내에 리세스를 생성하는 단계를 포함하는 공정.
  19. 제18항에 있어서, 상기 포토레지스트 구조물을 폴리싱하는 단계는 선택적 화학적 기계적 폴리싱 공정으로 상기 포토레지스트 구조물을 폴리싱하는 단계를 포함하는 공정.
  20. 제18항에 있어서,
    상기 기판의 주요면 위와 상기 기판의 주요면에 인접한 다수의 트렌치의 측벽의 일부분 위의 유전층을 함유하는 도펀트를 제거하는 단계와,
    상기 다수의 트렌치의 바닥에 인접한 기판으로 상기 다수의 트렌치 내의 유전층을 함유하는 도펀트의 도펀트를 확산시키기 위해 상기 기판을 어닐링하는 단계
    를 더 포함하는 공정.
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