KR0168197B1 - 반도체 장치의 트렌치 소자분리 방법 - Google Patents

반도체 장치의 트렌치 소자분리 방법 Download PDF

Info

Publication number
KR0168197B1
KR0168197B1 KR1019950049684A KR19950049684A KR0168197B1 KR 0168197 B1 KR0168197 B1 KR 0168197B1 KR 1019950049684 A KR1019950049684 A KR 1019950049684A KR 19950049684 A KR19950049684 A KR 19950049684A KR 0168197 B1 KR0168197 B1 KR 0168197B1
Authority
KR
South Korea
Prior art keywords
nitride
boron
trench
film
semiconductor device
Prior art date
Application number
KR1019950049684A
Other languages
English (en)
Other versions
KR970053383A (ko
Inventor
박문한
강호규
신유균
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950049684A priority Critical patent/KR0168197B1/ko
Publication of KR970053383A publication Critical patent/KR970053383A/ko
Application granted granted Critical
Publication of KR0168197B1 publication Critical patent/KR0168197B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

반도체 장치의 트렌치 소자 분리 방법에 있어서 절연막으로 사용되는 보론-나이트라이드에서 보론이 실리콘 기판으로 확산되는 현상을 방지하는 방법에 관한 것이다.
패드 산화막상에서 화학 기계적 연마(CMP)공정시 보론-나이트라이드(BN)가 Stop-Layer(식각 저지층)로 이용되는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법에 있어서, 트렌치 형성후 상기 트렌치 측벽에 얇은 산화막을 증착하는 공정에서 상기 보론-나이트라이드(BN)의 표면이 산화되는 것을 방지하기 위하여, 상기 보론-나이트라이드(BN)의 단일막 대신 보론-나이트라이드와의 복합막을 사용하고 그 측벽에 절연막 스페이서를 형성하였다.

Description

반도체 장치의 트렌치 소자분리 방법
제1a도 내지 제1d도는 종래 기술에 의한 반도체 장치의 트렌치(Trench) 소자 분리 방법을 순차적으로 도시한 단면도들이다.
제2도는 보론-나이트라이드를 절연막으로 사용한 반도체 장치의 트렌치(Trench) 소자 분리 방법의 문제점을 설명하기 위해 도시한 단면도이다.
제3a도 내지 제3d도는 본 발명에 의한 반도체 장치의 트렌치(Trench) 소자 분리 방법을 순차적으로 도시한 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 트렌치(TRENCH)를 이용한 소자분리(ISOLATION) 방법에 관한 것이다.
반도체산업이 고집적화됨에 따라 소자분리 영역도 축소되어, 64M디램(Dynamic Random Access Memory : 이하 DRAM이라 함) 급에서는 0.45미크론(micron) 기술이, 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.
또한, 소자분리 영역의 형성은 모든 제조공정 단계에 있어서 초기단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되므로, 이를 효과적으로 극복하기 위해서는 필드절연막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.
반도체 장치에 있어 소자분리를 이루는 방법에는 크게 선택적 산화법 (LOCOS)과 트렌치를 이용하는 방법이 있다.
일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은 공정이 간단하다는 잇점이 있으나 256M DRAM급 이상의 고집적화되는 디바이스에 있어서는 소자분리의 폭(Width)이 감소함에 따라 산화시 수반되는 버즈비크(Bird's Beak)에 의한 펀치쓰루(Punch-Through)와 필드산화막의 두께감소(Field Oxide Thinning) 효과로 인하여 많은 연구에도 불구하고 그 한계점에 이르고 있다.
상기 LOCOS방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자분리방법은, 필드산화막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로 열산화공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있고, 실리콘 기판에 트렌치를 형성하고 내부를 산화막등 절연물질로 채움으로써 같은 소자분리 폭에서도 효과적인 소자분리 깊이(Effective Isolation Length)를 가질 수 있어 로코스보다 작은 소자분리(Small Isolation) 영역을 만들 수 있다.
제1a도 내지 제1d도는 종래 기술에 의한 반도체 장치의 트렌치(Trench) 소자 분리 방법을 순차적으로 도시한 단면도들이다.
참조 번호 1은 반도체 기판을, 3은 패드 산화막을, 5는 질화막을, 7 · 11은 산화막을, 9는 트렌치를, 13은 화학 기계적 연마(CMP)시 절연막(5)이 드러나는 부분을 각각 나타낸다.
제1a도는 반도체 기판(1)에 패드 산화막, 질화막을 차례로 증착한 후 패터닝하는 단계를 나타낸다.
상세하게 실리콘 기판(1)에 패드 산화막(3)을 300Å이하로 증착하고 절연을 위해 질화막(SiN)을 증착한다.
이어서 상기 반도체 기판(1)에 트렌치를 형성하기 위한 포토 마스크 공정을 실시하여 상기 패드 산화막과 질화막을 패터닝하여 패드 산화막(3)과 질화막(5)을 형성한다.
제1b도는 상기 패터닝된 패드 산화막(3)과 질화막(5)을 마스크로하여 상기 반도체 기판(1)에 트렌치(7)를 형성하는 단계를 나타낸다.
상기 반도체 기판(1)에 깊이 3000∼5000Å의 트렌치를 형성하고, 상기 트렌치 측벽에 산화 공정을 실시하여 1000Å미만의 얇은 산화막(9)을 가진 트렌치(7)를 형성한다.
상기 산화막(9)은 트렌치 측면에 채널 정지 이온 주입시 버퍼용으로 이용되거나, 트렌치 소자분리의 에지 프로파일(Edge Profile)을 조절하는데 이용된다.
제1c도는 상기 결과물에 산화막(11)을 증착하고 평탄화하는 단계를 나타낸다.
상세하게, 상기 트렌치(7)를 채우기 위해 산화막(11)을 화학 기상 증착(CVD : Chemical Vapor Deposition)하고 상기 질화막(5)이 드러나는 부분(13)까지 화학 기계적 연마(CMP : Chemical Mechanical Polishing)로 평탄화 공정을 실시한다.
제1d도는 남아있는 상기 질화막(5)과 상기 패드 산화막(3)을 제거하는 단계를 나타낸다.
상기에서와 같이 CMP 공정시 Stop-Layer(식각 저지층)로 사용되는 SiN은 산화막과의 선택비가 수대일(SiN의 식각율이 낮음)이며, 패턴내에 공존할 경우에는 선택비가 더욱 낮아지는 등, Stop-Layer로 이용되기에는 그 한계점을 지니고 있다.
즉, 산화막과의 선택비가 낮기 때문에 CMP공정시 웨이퍼 부위에 따라 식각되는 SiN 두께가 달라지고 이에따라 남게되는 산화막의 UNIFORMITY(균일성)가 달라지게 된다.
따라서 상기 UNIFORMITY를 향상시키기 위해서는 SiN 두께를 두껍게 형성해야 하는데, 이럴 경우 SiN 패터닝 후 실리콘 기판의 트렌치 형성시 애스펙트율(Aspect Ratio)이 증가하며 트렌치 내부를 절연물질로 채우는 것이 어렵게되는 단점이 있으므로 산화막과의 선택비가 수십대일로 우수한 BN을 CMP Stop-Layer로 사용하는 것이 필요해지고 있다.
제2도는 보론-나이트라이드를 절연막으로 사용한 반도체장치의 트렌치(Trench) 소자 분리 방법의 문제점을 설명하기 위해 도시한 단면도이다.
참조 번호 21은 반도체 기판을, 23은 패드 산화막을, 25는 보론-나이트라이드(BN)를, 27은 산화막을, 29는 옥사이드(B2O5)를, 31은 트렌치를 각각 나타낸다.
상세하게 실리콘 기판(21)에 패드 산화막을 증착하고 절연막으로 실리콘-나이트라이드(SiN) 대신 산화막과의 선택비가 수십대 일을 보이는 보론-나이트라이드를 증착한 후 패터닝하여 패드 산화막(23)과 보론-나이트라이드(25)을 형성한다.
이어서 상기 패터닝된 패드 산화막(23)과 보론-나이트라이드(25)를 마스크로하여 상기 반도체 기판(21)에 트렌치를 형성하고 상기 트렌치 측벽에 산화 공정을 실시하여 1000Å미만의 얇은 산화막(27)을 가진 트렌치 (31)를 형성한다.
상기 산화공정시 산화분위기에 취약한 보론-나이트라이드(25)의 표면에 옥사이드(B2, O5, 29)가 형성되어 실리콘 기판에 보론이 확산되는 현상이 발생하는데 이러한 보론 확산 현상은 디바이스의 특성을 제어하기 어렵게 만드는 문제점이 된다.
따라서 본 발명의 목적은 절연막인 보론-나이트라이드의 표면이 산화하여 보론이 실리콘 기판으로 확산되는 현상을 방지하는 반도체 장치의 트렌치 소자 분리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 패드 산화막상에서 화학 기계적 연마(CMP)공정시 보론-나이트라이드(BN)가 Stop-Layer(식각 저지층)로 이용되는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION)방법에 있어서,
트렌치 형성후 상기 트렌치 측벽에 얇은 산화막을 증착하는 공정에서 상기 보론-나이트라이드(BN)의 표면이 산화되는 것을 방지하기 위하여, 상기 보론-나이트라이드(BN)의 단일막 대신 보론-나이트라이드와의 복합막을 사용하는 것을 특징으로 하는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법을 제공한다.
바람직하게 상기 보론-나이트라이드와의 복합막으로는 보론-나이트라이드/실리콘-나이트라이드(BN/SiN), 보론-나이트라이드/실리콘산화막, 폴리실리콘/보론-나이트라이드/실리콘-나이트라이드, 실리콘-나이트라이드/보론-나이트라이드/실리콘-나이트라이드(SiN/BN/SiN)등이 사용된다.
본 발명은 반도체 장치의 트렌치 소자분리에 있어서 절연막으로 보론-나이트라이드를 사용하였을 때 트렌치 측벽의 산화 공정시 상기 보론-나이트라이드가 산화하여 그 표면에 B2O5를 형성시켜 실리콘 기판에 보론이 확산되는 것을 방지하기 위해, 상기 보론-나이트라이드 단일막 대신 보론-나이트라이드와의 복합막을 사용하고 그 측벽에 절연막 스페이서를 형성하였다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3a도 내지 제3d도는 본 발명에 의한 반도체 장치의 트렌치(Trench) 소자 분리 방법을 순차적으로 도시한 단면도들이다.
참조 번호 41은 반도체 기판을, 43은 패드 산화막을, 45는 보론-나이트라이드(BN)를, 47은 절연막을, 49는 스페이서를, 51 · 55는 산화막을, 53은 트렌치를, 57은 화학 기계적 연마(CMP)시 보론-나이트라이드(45)가 드러나는 부분을 각각 나타낸다.
제3a도는 반도체 기판(41)에 패드 산화막(43), 보론-나이트라이드(BN,45), 절연막(47)을 차례로 증착한 후 패터닝하는 단계를 나타낸다.
상세하게 실리콘 기판(41)에 300Å이하의 패드 산화막(43)와 후속 공정시 액티브 마스크와 화학 기계적 연마(CMP)공정시 Stop-Layer(식각 저지층)으로 이용될 보론-나이트라이드(45)를 증착한 후 상기 보론-나이트라이드(45)의 산화를 방지하기 위한 캡핑 층으로 절연막(47)을 증착한다.
상기 절연막(47)으로는 질화막 또는 산화막이 사용될 수 있는데 본 발명의 실시예로는 질화막(SiN)을 사용하고 이때 상기 질화막은 1000Å이하로 증착된다.
또한 상기 보론-나이트라이드/실리콘-나이트라이드(BN/SiN) 대신 보론-나이트라이드/실리콘산화막, 폴리실리콘/보론-나이트라이드/실리콘-나이트라이드, 실리콘-나이트라이드/보론-나이트라이드/실리콘-나이트라이드(SiN/BN/SiN) 등의 보론-나이트라이드와의 복합막을 사용할 수 있다.
이어서 상기 반도체 기판(41)에 트렌치를 형성하기 위한 포토마스크 공정을 실시하여 상기 패드 산화막(43)/보론-나이트라이드(45)/절연막(47)을 패터닝한다.
제3b도는 상기 패터닝된 패드 산화막(43)/ 보론-나이트라이드(45)/절연막(47)측면에 스페이서(49)를 형성하고 트렌치(53)를 형성하는 단계를 나타낸다.
상기 결과물에 질화막(SiN)을 500∼ 2000Å으로 증착한 후 건식식각하여 상기 패터닝된 패드 산화(43)막/ 보론-나이트라이드(45)/절연막(47)측면에 스페이서(49)를 형성하는데 이것은 트렌치 형성후 트렌치 측벽의 산화공정시 상기 보론-나이트라이드(45)가 산화하여 상기 반도체 기판(41)에 보론이 도핑되는 것을 방지하기 위한 것이다.
상기 스페이서(49)를 형성한 후 상기 절연막(47)과 상기 스페이서(49)를 식각 마스크로 하여 깊이 1000∼5000Å의 트렌치를 형성하고, 상기 트렌치 측벽에 산화 공정을 실시하여 1000Å미만의 얇은 산화막(51)을 가진 트렌치(53)를 형성한다.
상기 산화막(51)은 트렌치 측면에 채널 정지 이온 주입시 버퍼용으로 이용되거나, 트렌치 소자분리의 에지 프로파일(Edge Profile)을 조절하는데 이용될 수 있다.
제3c도는 상기 결과물에 산화막(55)을 증착하고 평탄화하는 단계를 나타낸다.
상세하게, 상기 트렌치(53)를 채우기 위해 산화막(55)을 화학 기상 증착(CVD:Chemical Vapor Deposition)하고 상기 보론-나이트라이드(45)가 드러나는 부분(57)까지 화학 기계적 연마(CMP;Chemical Mechanical Polishing)로 평탄화 공정을 실시한다.
이때 상기 보론-나이트라이드(45)는 산화막과의 선택비가 높아 용이하고 우수한 평탄화 공정을 진행할 수 있다.
제3d도는 남아있는 상기 보론-나이트라이드(45)와 상기 패드 산화막(43)을 제거하는 단계를 나타낸다.
본 발명은 반도체 장치의 트렌치 소자분리에 있어서 절연막으로 보론-나이트라이드를 사용하였을 때 트렌치 측벽의 산화 공정시 상기 보론-나이트라이드가 산화하여 그 표면에 B2O5를 형성시켜 실리콘 기판에 보론이 확산되는 것을 방지하기 위해, 상기 보론-나이트라이드 단일막 대신 보론-나이트라이드와의 복합막을 사용하고 그 측벽에 절연막 스페이서를 형성하였다.
이상, 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (4)

  1. 패드 산화막상에서 화학 기계적 연마(CMP)공정시 보론-나이트라이드(BN)가 Stop-Layer(식각 저지층)로 이용되는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법에 있어서, 트렌치 형성후 상기 트렌치 측벽에 얇은 산화막을 증착하는 공정에서 상기 보론-나이트라이드(BN)의 표면이 산화되는 것을 방지하기 위하여, 상기 보론-나이트라이드(BN)의 단일막 대신 보론-나이트라이드와의 복합막을 사용하는 것을 특징으로 하는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법.
  2. 제1항에 있어서, 상기 보론-나이트라이드와의 복합막으로는 보론-나이트라이드/실리콘-나이트라이드(BN/SiN), 보론-나이트라이드/실리콘산화막, 폴리실리콘/보론-나이트라이드/실리콘-나이트라이드, 실리콘-나이트라이드/보론-나이트라이드/실리콘-나이트라이드(SiN/BN/SiN) 등이 사용되는 것을 특징으로 하는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법.
  3. 제1항에 있어서, 상기 트렌치 형성 전에 상기 보론-나이트라이드와의 복합막 측벽에 절연막 스페이서를 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법.
  4. 제3항에 있어서, 상기 절연막 스페이서는 실리콘 산화막, 실리콘 질화막등에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 트렌치(TRENCH) 소자분리(ISOLATION) 방법.
KR1019950049684A 1995-12-14 1995-12-14 반도체 장치의 트렌치 소자분리 방법 KR0168197B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950049684A KR0168197B1 (ko) 1995-12-14 1995-12-14 반도체 장치의 트렌치 소자분리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950049684A KR0168197B1 (ko) 1995-12-14 1995-12-14 반도체 장치의 트렌치 소자분리 방법

Publications (2)

Publication Number Publication Date
KR970053383A KR970053383A (ko) 1997-07-31
KR0168197B1 true KR0168197B1 (ko) 1999-02-01

Family

ID=19439938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950049684A KR0168197B1 (ko) 1995-12-14 1995-12-14 반도체 장치의 트렌치 소자분리 방법

Country Status (1)

Country Link
KR (1) KR0168197B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990066231A (ko) * 1998-01-23 1999-08-16 구본준 반도체장치의 소자격리방법
KR19990074005A (ko) * 1998-03-05 1999-10-05 윤종용 웰 영역으로부터의 불순물 확산을 방지하는 트렌치 소자분리방법
KR20130053273A (ko) 2011-11-15 2013-05-23 주식회사 원익아이피에스 기판처리장치 및 그 동작 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990066231A (ko) * 1998-01-23 1999-08-16 구본준 반도체장치의 소자격리방법
KR19990074005A (ko) * 1998-03-05 1999-10-05 윤종용 웰 영역으로부터의 불순물 확산을 방지하는 트렌치 소자분리방법
KR20130053273A (ko) 2011-11-15 2013-05-23 주식회사 원익아이피에스 기판처리장치 및 그 동작 방법

Also Published As

Publication number Publication date
KR970053383A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR100316221B1 (ko) 얕은트렌치격리신기술
US6764922B2 (en) Method of formation of an oxynitride shallow trench isolation
US6127241A (en) Trench isolation structure and fabrication method thereof
KR0176153B1 (ko) 반도체 장치의 소자분리막 및 그 형성방법
US6624016B2 (en) Method of fabricating trench isolation structures with extended buffer spacers
US5814547A (en) Forming different depth trenches simultaneously by microloading effect
KR930011458B1 (ko) 반도체장치의 필드산화막 형성방법
KR100252751B1 (ko) 반도체 소자 제조 방법
US6316331B1 (en) Method of making dishing-free insulator in trench isolation
KR20000013397A (ko) 트렌치 격리 형성 방법
KR0168197B1 (ko) 반도체 장치의 트렌치 소자분리 방법
US6211021B1 (en) Method for forming a borderless contact
KR100230384B1 (ko) 반도체소자의 트렌치 형성방법
KR100242385B1 (ko) 반도체장치의 소자격리방법
JPH0729971A (ja) 半導体装置の製造方法
KR100242526B1 (ko) 반도체장치의 소자격리방법
KR20030000489A (ko) 반도체소자의 제조방법
KR100361763B1 (ko) 반도체소자의소자분리막제조방법
KR0123730B1 (ko) 트렌치와 필드절연막으로 소자분리된 반도체 장치 및 그 제조방법
KR100954418B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100253268B1 (ko) 반도체 소자 절연방법
KR100361520B1 (ko) 반도체장치의 소자격리방법
KR19990038190A (ko) 반도체장치의 소자격리방법
KR19990070373A (ko) 반도체장치의 소자격리방법
KR20020003031A (ko) 반도체소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060928

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee