KR100230384B1 - 반도체소자의 트렌치 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트렌치 및 이의 형성 방법에 대해 기재되어 있다.
본 발명에 의한 반도체 소자의 트렌치는, 그 측벽의 상부가 라운드(round)형으로 형성되는데, 그 형성 방법으로는 반도체 기판 상에 다수개의 절연막들을 차례로 형성하는 제 1 단계; 상기 절연막들 상에 감광막을 증착하는 제 2 단계; 상기 반도체 기판에 소자 분리 영역을 한정하기 위한 마스크를 이용하여 상기 감광막을 패터닝하는 제 3 단계; 상기 감광막을 마스크로하여 상기 절연막들을 식각하는 제 4 단계; 상기 감광막을 마스크로하여 상기 반도체 기판의 소자 분리 영역에 형성할 트렌치의 깊이보다 작게 상기 반도체 기판을 식각하는 제 5 단계; 상기 감광막과 반응 부산물인 폴리머(Polymer)를 제거하는 제 6 단계; 및 상기 절연막들을 마스크로하여 상기 반도체 기판을 건식 식각하는 제 7 단계로 이루어진다.
즉, 반도체 기판을 2회 식각하여 트렌치를 형성함으로써 상기 트렌치 측벽의 상부를 라운드(round)형으로 형성할 수 있고, 그 결과 게이트 산화막이 얇아지는 현상(gate oxide thinning) 및 상기 트렌치 측벽의 상부에 전계가 집중되는 현상이 나타나지 않는 장점이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 그 측벽의 상부를 라운드(round)형으로 형성하기 위한 반도체 소자의 트렌치 및 이의 형성 방법에 관한 것이다.
반도체산업이 고집적화됨에 따라 소자분리 영역도 축소되어, 64M 디램(Dynamic Random Access Memory; 이하 DRAM이라 함) 급에서는 0.45미크론(micron) 기술이, 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.
또한, 소자분리 영역의 형성은 모든 제조공정 단계에 있어서 초기단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되므로, 이를 효과적으로 극복하기 위해서는 필드절연막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.
반도체 장치에 있어 소자분리를 이루는 방법에는 크게 선택적 산화법(LOCOS)과 트렌치를 이용하는 방법이 있다.
일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은 공정이 간단하다는 잇점이 있으나 256M DRAM급 이상의 고집적화되는 디바이스에 있어서는 소자 분리 영역의 폭(Width)이 감소함에 따라 전기적으로 소자 분리가 불가능할 뿐만 아니라 버즈비크(Bird's Beak)에 의한 펀치쓰루(Punch-Through)와 필드산화막의 두께감소(Field Oxide Thinning)로 인하여 그 한계점에 이르고 있다.
상기 LOCOS방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자분리방법은, 필드산화막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않고 화학 증착법을 이용함으로 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있고, 같은 폭의 소자 분리 영역에서도 로코스보다 효과적인 소자 분리 깊이(Effective Isolation Length)를 형성할 수 있다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 트렌치(Trench) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 11·11a는 반도체 기판을, 13·13a는 산화막을, 15·15a는 질화막을, 17은 감광막 패턴을, 18은 트렌치를 각각 나타낸다.
도 1a를 참조하면, 반도체 기판(11) 상에 산화막(13)과 질화막(15)을 차례로 형성하는 공정, 상기 질화막(15)/산화막(13) 상에 감광막(후속 공정에서 감광막 패턴(17)으로 패터닝됨)을 증착하는 공정, 상기 반도체 기판(11)에 소자 분리 영역을 한정하기 위한 마스크를 이용하여 상기 감광막을 식각하여 감광막 패턴(17)을 형성하는 공정을 차례로 진행한다.
상기 산화막(13)은 50∼300Å 두께로 형성하는데, 이는 상기 질화막(15) 증착시 상기 반도체 기판(11)이 받는 스트레스(stress)에 대해 버퍼(buffer) 역할을 한다.
상기 질화막(15)은 1000∼2000Å 두께로 형성하는데, 이는 후속 공정에서 트렌치를 형성한 후 트렌치에 절연 물질을 매립하기 위해 반도체 기판 전면에 절연 물질을 증착한 후 화학기계적 연마(CMP) 공정을 진행할 때 연마 저지층 역할을 하기 위한 것이다.
도 1b를 참조하면, 상기 감광막 패턴(17)을 마스크로하여 상기 질화막(15)/산화막(13)을 식각하여 상기 반도체 기판(11)을 노출시키고 질화막(15a)/산화막(13a)을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(17)을 제거한 후, 상기 질화막(15a)/산화막(13a)을 마스크로하여 상기 반도체 기판(11)을 식각하여 트렌치(18)를 형성한다.
상기 트렌치(18)의 깊이(h)는 3000∼5000Å으로 형성한다.
이후 후속되는 공정에서는 상기 트렌치(18)가 형성된 반도체 기판(1) 전면에 산화막을 증착하는 공정, 화학기계적연마(CMP)로 상기 질화막(15a)이 드러날때까지 상기 산화막을 제거하는 공정 그리고 상기 질화막(15a)/산화막(13a)을 제거하는 공정이 진행되는데, 그 결과 활성 영역과 비활성 영역의 경계가되는 상기 트렌치(18)의 측벽 상부(a)는 뾰족한 모양을 한다.
이러한 상태에서 활성 영역에 게이트 산화막을 형성하기 위한 산화 공정을 진행하면 상기 a 지점에서는 게이트 산화막이 얇아지는 현상(gate oxide thinning)이 나타나고, 게이트 전압을 인가하면 상기 a 지점에 전계가 집중되므로 낮은 게이트 전압을 인가하여도 턴온(turn-on)되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 그 측벽의 상부를 라운드(round)형으로 형성하기 위한 반도체 소자의 트렌치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 소자의 트렌치를 형성하는 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 트렌치(Trench) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도 2는 본 발명에 의한 반도체 소자의 트렌치를 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 트렌치 형성 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 그 측벽의 상부가 라운드(round)형으로 형성된 것을 특징으로하는 반도체 소자의 트렌치를 제공한다.
상기 다른 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 다수개의 절연막들을 차례로 형성하는 제 1 단계; 상기 절연막들 상에 감광막을 증착하는 제 2 단계; 상기 반도체 기판에 소자 분리 영역을 한정하기 위한 마스크를 이용하여 상기 감광막을 패터닝하는 제 3 단계; 상기 감광막을 마스크로하여 상기 절연막들을 식각하는 제 4 단계; 상기 감광막을 마스크로하여 상기 반도체 기판의 소자 분리 영역에 형성할 트렌치의 깊이보다 작게 상기 반도체 기판을 식각하는 제 5 단계; 상기 감광막과 반응 부산물인 폴리머(Polymer)를 제거하는 제 6 단계; 및 상기 절연막들을 마스크로하여 상기 반도체 기판을 건식 식각하는 제 7 단계를 구비하는 것을 특징으로하는 반도체 소자의 트렌치 형성 방법을 제공한다.
상기 절연막들은 산화막과 질화막으로 형성하고, 상기 제 7 단계의 건식 식각은 Cl2와 HBr의 혼합 가스를 사용하는 것이 바람직하다.
또한 상기 제 5 단계에서 상기 반도체 기판을 1000Å이하의 깊이로 식각하는 것이 바람직하다.
따라서 본 발명에 의한 반도체 소자의 트렌치 및 이의 형성 방법은, 반도체 기판을 2회 식각하여 트렌치를 형성함으로써 상기 트렌치 측벽의 상부를 라운드(round)형으로 형성할 수 있고, 그 결과 게이트 산화막이 얇아지는 현상(gate oxide thinning) 및 상기 트렌치 측벽의 상부에 전계가 집중되는 현상이 나타나지 않는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 의한 반도체 소자의 트렌치를 도시한 단면도이다.
반도체 기판(31)에 소자 분리 영역을 한정하기 위한 트렌치(33)의 측벽중 그 상부는 완경사이고 그 하부는 급경사인 형태를 한다.
그 결과, 상기 트렌치(33) 측벽의 상부는 라운드형이 된다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 트렌치 형성 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 51·51a·51b는 반도체 기판을, 53·53a는 질화막을, 55·55a·55b는 산화막을, 57은 감광막 패턴을, 58·58a는 트렌치를, 59는 폴리머를 각각 나타낸다.
도 3a를 참조하면, 반도체 기판(51) 상에 산화막(도시하지 않음), 질화막(53) 그리고 산화막(55)을 차례로 형성하는 공정, 상기 산화막(55)/질화막(53)/산화막 상에 감광막(후속 공정에서 감광막 패턴(57)으로 패터닝됨)을 증착하는 공정, 상기 반도체 기판(51)에 소자 분리 영역을 한정하기 위한 마스크를 이용하여 상기 감광막을 식각하여 감광막 패턴(57)을 형성하는 공정을 차례로 진행한다.
상기 산화막은 50∼300Å 두께로 형성하는데, 이는 상기 질화막(53) 증착시 상기 반도체 기판(51)이 받는 스트레스(stress)에 대해 버퍼(buffer) 역할을 한다.
상기 질화막(55)은 1000∼2000Å 두께로 형성하는데, 이는 후속 공정에서 트렌치를 형성한 후 트렌치에 절연 물질을 매립하기 위해 반도체 기판 전면에 절연 물질을 증착한 후 화학기계적 연마(CMP) 공정을 진행할 때 연마 저지층 역할을 하기 위한 것이다.
상기 산화막(55)은 트렌치를 형성하기 위해 반도체 기판을 식각할 때 마스크 역할을 하기 위한 것으로, 500∼3000Å 두께로 형성한다.
도 3b를 참조하면, 상기 감광막 패턴(57)을 마스크로하여 상기 산화막(55)/질화막(53)/산화막을 식각하여 상기 반도체 기판(51)중 소자 분리 영역을 노출하고 산화막(55a)/질화막(53a)/산화막을 형성하는 공정, 상기 감광막 패턴(57)을 마스크로하여 상기 반도체 기판(51)의 소자 분리 영역에 형성할 트렌치의 깊이보다 작게 상기 반도체 기판(51)을 식각하여 트렌치(58)를 형성하는 공정을 진행한다.
상기 트렌치(58)를 형성하는 식각 공정시 식각 부산물인 폴리머(polymer, 59)가 다량 생성되는데, 상기 폴리머(59)는 상기 감광막 패턴(57)과 함께 식각 마스크 역할을 함으로써 상기 트렌치(58)는 그 측벽이 매우 완만한 각도로 형성된다.
소자 분리 영역의 폭이 작을 때 상기 트렌치(58)를 특정 깊이 이상으로 형성하면 상기 트렌치(58)는 그 측벽의 각도가 너무 완만하게 되어 V자형, 즉 그 측벽이 붙어버리는 문제점이 나타난다.
특히 소자의 집적도가 증가할수록 소자분리 영역의 폭은 점점 줄어들기 때문에 이러한 문제점은 더욱 심각해지므로, 상기 트렌치(58)의 깊이(h)는 1000Å이하로 형성한다.
도 3c를 참조하면, 상기 감광막 패턴(57)과 상기 폴리머(59)를 제거한다.
도 3d를 참조하면, 상기 산화막(55a)을 마스크로하여 상기 반도체 기판을 건식 식각하여 트렌치(58a)을 형성한다.
상기 건식 식각 공정시 Cl2와 HBr의 혼합 가스를 사용하는데, 이때 폴리머가 발생함으로써 상기 트렌치(58)의 측벽이 식각되는 것을 막는다.
그 결과, 상기 트렌치(58a)의 측벽은 게단형, 즉 그 상부는 완경사이고 그 하부는 급경사인 형태로 형성되고, 그 깊이(h')는 3000∼5000Å으로 형성된다.
이후 후속 공정에서 상기 트렌치(58a)에 절연물질을 메움으로써 소자 분리 영역을 형성할 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 트렌치 및 이의 형성 방법은, 반도체 기판을 2회 식각하여 트렌치를 형성함으로써 상기 트렌치 측벽의 상부를 라운드(round)형으로 형성할 수 있고, 그 결과 게이트 산화막이 얇아지는 현상(gate oxide thinning) 및 상기 트렌치 측벽의 상부에 전계가 집중되는 현상이 나타나지 않는 장점이 있다.
Claims (4)
- 반도체 기판 상에 다수개의 절연막들을 차례로 형성하는 제 1 단계;상기 절연막들 상에 감광막을 증착하는 제 2 단계;상기 반도체 기판에 소자 분리 영역을 한정하기 위한 마스크를 이용하여 상기 감광막을 패터닝하는 제 3 단계;상기 감광막을 마스크로하여 상기 절연막들을 식각하는 제 4 단계;상기 감광막을 마스크로하여 상기 반도체 기판의 소자 분리 영역에 형성할 트렌치의 깊이보다 작게 상기 반도체 기판을 식각하는 제 5 단계;상기 감광막과 반응 부산물인 폴리머(Polymer)를 제거하는 제 6 단계;및상기 절연막들을 마스크로하여 상기 반도체 기판을 건식 식각하는 제 7 단계를 구비하는 것을 특징으로하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서, 상기 절연막들은 산화막과 질화막으로 형성하는 것을 특징으로하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서, 상기 제 7 단계의 건식 식각은 Cl2와 HBr의 혼합 가스를 사용하는 것을 특징으로하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서, 상기 제 5 단계에서 상기 반도체 기판을 1000Å이하의 깊이로 식각하는 것을 특징으로하는 반도체 소자의 트렌치 형성 방법.
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| JPH0430556A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07235590A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 半導体装置の製造方法 |
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1996
- 1996-11-18 KR KR1019960055058A patent/KR100230384B1/ko not_active IP Right Cessation
Patent Citations (4)
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| US7795151B2 (en) | 2006-01-31 | 2010-09-14 | Samsung Electronics Co., Ltd. | Methods of forming a trench having side surfaces including a uniform slope |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980036490A (ko) | 1998-08-05 |
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