KR100219539B1 - 반도체장치의 소자분리방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000002955 isolation Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 230000008021 deposition Effects 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
반도체 장치의 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 필드 영역을 노출시키는 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각 마스크로 사용하여 반도체 기판을 식각하여 필드 영역에 트렌치를 형성하고, 결과물 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 활성 영역의 상부에 돌출부가 형성된 절연막을 형성하고, 절연막상에 마스크층을 형성하고, 절연막중 돌출부가 형성된 부분에서 마스크층 및 돌출부의 일부를 제거하고, 활성 영역의 상부에서 절연막을 일부 노출시키는 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 하여 노출된 절연막을 식각하여 절연막 패턴을 형성하고, 마스크 패턴과 절연막 패턴의 일부를 제거하여 소자 분리용 절연막을 형성한다.
Description
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 특히 단순한 공정에 의하여 STI(Shallow Trench Isolation)를 행할 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 장치가 고집적화되고 미세화되어감에 따라 소자간을 분리하는 소자분리 영역의 축소는 중요한 항목으로 대두되고 있다. 소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후 공정 단계의 공정 마진(margin)을 좌우하게 되므로 칩 패턴 전체를 비례축소해 가는데 있어서 소자 분리 영역의 비례축소가 불가피하다.
일반적으로, 반도체 장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하 LOCOS라 함) 방법은 공정이 간단하다는 잇점이 있으나 256M DRAM급 이상의 고집적화되는 디바이스에 있어서는 소자 분리의 폭이 감소함에 따라 산화시 수반되는 버즈비크(bird's beak)에 의한 펀치스루와 필드산화막의 두께 감소와 같은 문제점으로 인하여 그 한계점에 이르고 있다.
상기 LOCOS 방법의 문제점을 개선하기 위하여 제안된 STI를 이용한 소자 분리 방법은, 필드산화막의 형성에 있어서 상기 LOCOS 방법과 같이 열산화 공정에 의하지 않으므로 열산화 공정으로 인해 유발되는 상기 LOCOS 방법의 단점들을 어느 정도 줄일 수 있고, 실리콘 기판에 트렌치를 형성하고 내부를 산화막 등 절연 물질로 채움으로써 같은 소자 분리 폭에서도 효과적인 소자 분리 깊이를 가질 수 있어 LOCOS 방법보다 작은 소자 분리 영역을 만들 수 있다.
STI 공정에서는 CMP(Chemical Mechanical Polishing) 공정이 필수적으로 수반된다. STI 공정에 수반되는 CMP 공정에서는 경우에 따라 트렌치 매립 물질, 예를 들면 산화막을 증착한 후, 트렌치 매립 물질을 평탄화하기 위한 식각시 기판을 보호하기 위한 마스크층으로서 폴리실리콘층을 형성하는 단계를 포함한다. 이와 같은 경우에는 반도체 기판 위에 트렌치 매립 물질을 증착하고, 그 위에 폴리실리콘층을 덮은 후, 활성 영역상의 폴리실리콘층을 제거하기 위하여 1차 CMP 공정을 거치고, 상기 식각된 폴리실리콘층을 마스크층으로 하여 노출된 트렌치 매립 물질을 식각하고, 반도체 기판상에 남아 있는 폴리실리콘층 및 트렌치 매립 물질의 불필요한 부분을 제거하기 위한 2차 CMP 공정을 순차적으로 거치게 된다.
그러나, 상기한 바와 같은 공정에 의하여 소자 분리를 행하는 경우에는 2차 CMP 공정을 행한 결과로서 트렌치 영역에 매립된 절연 물질층을 포함한 반도체 기판의 표면에 스크레치(scratch)가 형성되거나, 반도체 기판 표면에 파티클(particle)이 잔존하게 되고, 그 결과 후속 공정에서 바람직하지 않은 결과를 초래하게 되는 문제가 있을 뿐 만 아니라, CMP 공정에 소요되는 코스트가 고가이므로 비경제적인 공정으로 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하고자 하는 것으로서, CMP 공정을 1회로 감소시킴으로써 비교적 저렴한 공정에 의하여 효율적으로 소자 분리를 행할 수 있는 반도체 장치의 소자 분리 방법을 제공하는 것이다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도이다.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판, 20 : 하드 마스크 패턴
25 : 트렌치30 : 절연막
30a : 돌출부, 30b : 필라
32 : 절연막 패턴,34 : 소자분리용 절연막
40 : 폴리실리콘층, 42 : 폴리실리콘 마스크 패턴
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 필드 영역을 노출시키는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 필드 영역에 트렌치를 형성하는 단계와, 상기 결과물 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 활성 영역의 상부에 돌출부가 형성된 절연막을 형성하는 단계와, 상기 절연막상에 마스크층을 형성하는 단계와, 상기 절연막중 돌출부가 형성된 부분에서 상기 마스크층 및 돌출부의 일부를 제거하여 활성 영역의 상부에서 상기 절연막을 일부 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 하여 상기 노출된 절연막을 식각하여 절연막 패턴을 형성하는 단계와, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하여 소자 분리용 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
바람직하게는, 상기 하드 마스크 패턴을 형성하는 단계는 상기 반도체 기판상에 패드 산화막, 질화막 및 HTO막을 차례로 형성하는 단계와, 상기 패드 산화막, 질화막 및 HTO막을 패터닝하는 단계를 포함한다.
또한 바람직하게는, 상기 플라즈마 CVD 방법은 HDP(High Density Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 CVD 방법이다.
또한 바람직하게는, 상기 마스크층은 폴리실리콘층으로 이루어진다.
상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 상기 마스크 패턴을 제거한 후 상기 절연막 패턴의 일부를 제거하거나, 또는 상기 절연막 패턴의 일부를 제거한 후 상기 마스크 패턴을 제거할 수 있다. 또는, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계에서 상기 마스크 패턴 및 상기 절연막 패턴의 일부를 동시에 제거하는 것도 가능하다.
상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 습식 또는 건식 식각 방법에 의하여 행한다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 약 110Å 두께의 패드 산화막, 약 2000Å 두께의 질화막 및 약 2500Å 두께의 HTO막을 차례로 형성하여 하드 마스크층을 형성한다. 그 후, 필드 영역 상부의 하드 마스크층을 식각에 의해 제거하여 필드 영역을 노출시키는 하드 마스크 패턴(20)을 형성한다.
계속하여, 상기 하드 마스크 패턴(20)을 마스크로 하여 노출된 반도체 기판(10)을 이방성 식각하여 트렌치(25)를 형성한다. 이 때, 상기 하드 마스크 패턴(20)을 구성하는 막들중 HTO막은 트렌치(25)를 형성할 때 일부 소모되어 약 500Å의 두께만 남게 된다.
도 2를 참조하면, 트렌치(25)가 형성된 반도체 기판(10)의 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 절연막(30)을 형성한다. 상기 플라즈마 CVD 방법으로서, 예를 들면 HDP(High Density Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 CVD 방법을 사용할 수 있다. 이 때, 전압 인가에 의하여 플라즈마용 가스, 예를 들면 아르곤(Ar) 가스가 반도체 기판상에 충돌함으로써, 절연막의 증착과 식각이 동시에 이루어지는 방법으로 상기 절연막(30)이 형성된다. 이와 같은 방법으로 형성된 절연막(30)은 트렌치 매립 특성이 우수하고 단차가 있는 패턴 상단부에 삼각형 또는 사다리꼴의 돌출부(30a)가 형성되는 특징이 있다.
도 3을 참조하면, 상기 절연막(30)상의 전면에 마스크층으로 사용될 폴리실리콘층(40)을 약 1500Å의 두께로 형성한다.
도 4를 참조하면, 상기 폴리실리콘층(40)이 형성된 결과물에 대하여 CMP 공정을 적용하여 상기 돌출부(30a)가 형성된 부분에서 폴리실리콘층(40) 및 돌출부(30a)를 구성하는 절연막을 일부 제거함으로써, 활성 영역의 상부에서 상기 절연막(30)을 일부 노출시키는 폴리실리콘 마스크 패턴(42)을 형성한다.
도 5를 참조하면, 상기 폴리실리콘 마스크 패턴(42)을 식각 마스크로 하여 상기 노출된 절연막(30)을 식각하여 제거한다. 그 결과, 폴리실리콘 마스크 패턴(42)의 하부에는 폴리실리콘 마스크 패턴(42)의 가장자리 부분의 하부에서 절연막 잔류 부분에 의하여 필라(pillar)(30b)가 형성된 절연막 패턴(32)이 형성된다.
도 6을 참조하면, 상기 폴리실리콘 마스크 패턴(42)을 건식 또는 습식 식각에 의하여 제거하여 상기 절연막 패턴(32)의 상면을 완전히 노출시킨다.
도 7을 참조하면, 상기 필라(30b)가 형성된 절연막 패턴(32)의 일부를 습식 또는 건식 식각하여 상기 트렌치(25) 내에 소자 분리용 절연막(34)을 형성한다. 이 때, 습식 식각 방법을 이용하면, 상기 절연막 패턴(32)중 필드 영역 상부에 있는 상면의 비교적 편평한 부분은 한쪽의 표면에서 한 방향으로만 식각되지만, 상기 필라(30b) 부분에서는 상기 하드 마스크 패턴(20)과의 계면을 제외한 모든 면에서 각각의 방향으로 식각이 진행되므로, 필드 영역 상부의 표면이 편평한 절연막 패턴 부분보다 식각이 빨리 진행된다. 따라서, 편평한 표면을 갖는 소자 분리용 절연막(34)을 얻을 수 있다.
도 8을 참조하면, 상기 하드 마스크 패턴(20)을 제거하여 반도체 장치의 소자 분리를 완성한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 도 1 내지 도 6을 참조하여 설명한 방법과 동일한 방법에 의하여 제조된 결과물, 즉 반도체 기판(10)상에 하드 마스크 패턴(20) 및 절연막 패턴(32)이 형성된 결과물에서 먼저 상기 하드마스크 패턴(20)을 제거한다.
그 후, 상기 도 7을 참조하여 설명한 바와 같은 방법으로 상기 필라(30b)가 형성된 절연막 패턴(32)을 소정의 영역까지 습식 식각하여 상기 트렌치(25) 내에 소자 분리용 절연막을 형성하여 상기 도 8에 도시한 바와 같은 결과물을 얻는다.
또는, 상기 하드 마스크 패턴(20)과 상기 절연막 패턴(32)을 동시에 제거하는 것도 가능하다.
상기한 바와 같이 본 발명의 바람직한 실시예에 따르면, 소자 분리 공정에 필요한 CMP 공정을 1회로 감소시킴으로써 비교적 저렴한 공정에 의하여 효율적으로 소자 분리를 행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (9)
- 반도체 기판상에 필드 영역을 노출시키는 하드 마스크 패턴을 형성하는 단계와,상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 필드 영역에 트렌치를 형성하는 단계와,상기 결과물 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 활성 영역의 상부에 돌출부가 형성된 절연막을 형성하는 단계와,상기 절연막상에 마스크층을 형성하는 단계와,상기 절연막중 돌출부가 형성된 부분에서 상기 마스크층 및 돌출부의 일부를 제거하여 활성 영역의 상부에서 상기 절연막을 일부 노출시키는 마스크 패턴을 형성하는 단계와,상기 마스크 패턴을 식각 마스크로 하여 상기 노출된 절연막을 식각하여 절연막 패턴을 형성하는 단계와,상기 마스크 패턴과 절연막 패턴의 일부를 제거하여 소자 분리용 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 하드 마스크 패턴을 형성하는 단계는상기 반도체 기판상에 패드 산화막, 질화막 및 HTO막을 차례로 형성하는 단계와,상기 패드 산화막, 질화막 및 HTO막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 플라즈마 CVD 방법은 HDP(High Density Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 CVD 방법인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크층은 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 상기 마스크 패턴을 제거한 후 상기 절연막 패턴의 일부를 제거하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 상기 절연막 패턴의 일부를 제거한 후 상기 마스크 패턴을 제거하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 상기 마스크 패턴 및 상기 절연막 패턴의 일부를 동시에 제거하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 습식 식각 방법에 의하여 행하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크 패턴과 절연막 패턴의 일부를 제거하는 단계는 건식 식각 방법에 의하여 행하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970005060A KR100219539B1 (ko) | 1997-02-19 | 1997-02-19 | 반도체장치의 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970005060A KR100219539B1 (ko) | 1997-02-19 | 1997-02-19 | 반도체장치의 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980068465A KR19980068465A (ko) | 1998-10-15 |
| KR100219539B1 true KR100219539B1 (ko) | 1999-09-01 |
Family
ID=19497472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970005060A KR100219539B1 (ko) | 1997-02-19 | 1997-02-19 | 반도체장치의 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219539B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100700282B1 (ko) * | 2005-12-27 | 2007-03-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1997
- 1997-02-19 KR KR1019970005060A patent/KR100219539B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980068465A (ko) | 1998-10-15 |
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