KR100478496B1 - 반도체 소자의 트렌치 산화막 형성 방법 - Google Patents
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Abstract
반도체 소자의 트렌치 산화막 형성 방법에 관한 것으로, 그 목적은 보이드가 형성되지 않으면서도 전자나 이온의 트랩 현상, 트랜지스터의 문턱전압 값 변화, 및 핫 캐리어 효과 등이 발생하지 않는 트렌치 산화막 형성 방법을 제공하는 데 있다. 이를 위해 본 발명에서는 트렌치를 매립하도록 1차로 산화막을 형성한 후 화학기계적 연마하고 화학기계적 연마로 인해 보이드가 노출된 상태에서 건식식각 및 습식식각을 수행하여 보이드를 더욱 크게 함으로써 1차산화막에 상부로 갈수록 폭이 넓어지는 형상의 골을 형성한 후, 그 위에 2차로 산화막을 형성하는 데 그 특징이 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치 산화막을 형성하는 방법에 관한 것이다.
반도체 소자의 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 많이 사용되고 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.
그러면, 종래 트렌치 격리구조의 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다. 도 1a 내지 도 1c는 종래 반도체 소자의 트렌치 산화막 형성 방법을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 실리콘질화막(2)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(3)을 형성한다.
이 때, 실리콘질화막(2)은 후속공정인 화학기계적 연마공정에서 종료층 역할을 하게 된다.
다음, 도 1b에 도시된 바와 같이, 감광막 패턴(3)을 마스크로 하여 노출된 실리콘질화막(3) 및 목적하는 소정깊이의 기판(1)을 건식식각하여 반도체 기판(1) 내에 트렌치(100)를 형성한 후, 감광막 패턴(3)을 제거하고 세정공정을 수행한다.
이어서, 트렌치(100)를 포함한 상부 전면에 열산화막(4)을 얇게 증착하고, 트렌치를 충분히 충진시키도록 열산화막(4) 상에 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방법으로 트렌치 산화막(5)을 두껍게 증착한다.
다음, 도 1c에 도시된 바와 같이, 실리콘질화막(2)이 노출될 때까지 트렌치 산화막(5)을 화학기계적 연마하여 평탄화시킨 후, 실리콘질화막(2)을 제거함으로써 트렌치 격리공정을 완료한다.
상기한 바와 같이, 종래에는 LPCVD 또는 APCVD 방법으로 트렌치 산화막(5)을 형성하는데, 이 경우 소자의 고집적화에 따라 트렌치 폭의 감소와 깊이 증가로 인해 트렌치의 종횡비(aspect ratio)가 커지면 트렌치 산화막(5) 내에 보이드(6)가 발생할 가능성이 증가하는 문제점이 있었다.
이와 같이 트렌치 산화막(5) 내에 보이드(6)가 발생하면 트렌치 산화막의 평탄화시 그 보이드가 노출되어 평탄화가 어려워지고, 후속 공정에서 이물질이 보이드로 들어가서 소자의 작동을 방해하는 문제점이 있으며, 이러한 보이드로 인해 누설전류가 증가하여 소자의 오동작을 유발하는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.
이를 방지하기 위하여 고밀도 플라즈마(high density plasma : HDP) 방식으로 트렌치 산화막을 형성하기도 하였는데, 이 경우 층덮힘(step coverage) 특성이 우수하여 트렌치를 보이드 없이 완전하게 충진시킬 수는 있으나, 고밀도 플라즈마에 의하여 실리콘 내에 전자나 이온들이 트랩(trap)되어 트랜지스터의 문턱전압 값을 변화시키거나 핫 캐리어(hot carrier) 효과 등을 유발하여 소자의 신뢰성을 감소시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 보이드가 형성되지 않으면서도 전자나 이온의 트랩 현상, 트랜지스터의 문턱전압 값 변화, 및 핫 캐리어 효과 등이 발생하지 않는 트렌치 산화막 형성 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 트렌치를 매립하도록 1차로 산화막을 형성한 후 화학기계적 연마하고 화학기계적 연마로 인해 보이드가 노출된 상태에서 건식식각 및 습식식각을 수행하여 보이드를 더욱 크게 함으로써 1차산화막에 상부로 갈수록 폭이 넓어지는 형상의 골을 형성한 후, 그 위에 2차로 산화막을 형성하는 데 그 특징이 있다.
즉, 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 소정두께의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치를 포함한 상부 전면에 트렌치를 매립하도록 1차산화막을 증착한 후, 실리콘질화막이 노출될 때까지 1차화학기계적 연마하여 1차산화막 증착 중에 형성되는 보이드를 노출시키는 단계; 보이드가 노출된 1차산화막을 건식식각 및 습식식각하여 보이드의 영역을 넓힘으로써, 1차산화막에 상부로 갈수록 폭이 넓어지는 형상의 골을 형성하는 단계; 1차산화막 상에 트렌치를 충진하도록 2차산화막을 형성하는 단계; 실리콘질화막이 노출될 때까지 2차산화막 및 1차산화막을 2차화학기계적 연마하는 단계를 포함하여 이루어진다.
이 때 1차산화막 및 2차산화막은 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방법으로 형성하는 것이 바람직하다.
실리콘질화막 형성 전에는 반도체 기판 상에 50-300Å 두께의 패드산화막을 형성하고, 패드산화막 상에 실리콘질화막을 형성하는 것이 바람직하다.
1차산화막을 건식식각할 때에는 아르곤 또는 헬륨을 포함하는 불활성 기체를 사용한 플라즈마에 의해 건식식각하며, 1차산화막을 습식식각을 할 때에는 식각 케미칼로서 희석된 HF 케미칼, 또는 희석된 HF 및 NH4F의 혼합 케미칼을 사용하여 습식식각할 수 있다.
1차산화막 증착 전에는 트렌치를 포함한 상부 전면에 라이너산화막을 100-400Å 두께로 형성하고, 라이너산화막 상에 트렌치를 매립하도록 1차산화막을 4000-12000Å 두께로 형성하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)을 형성하고, 패드산화막(12) 상에 실리콘질화막(13)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(14)을 형성한다.
이 때, 패드산화막(12)은 실리콘질화막 자체의 스트레스가 반도체 기판에 그대로 전달되는 것을 억제하기 위해 선택적으로 증착하는 것으로서 50-300Å 정도의 두께로 얇게 증착하는 것이 바람직하며, 가장 바람직하게는 150Å의 두께를 퍼니스(furnace) 내에서 열산화법으로 증착할 수 있다.
실리콘질화막(13)은 산화막과의 선택비가 큰 재료이므로 후속공정인 트렌치 산화막의 화학기계적 연마 공정에서 종료층 역할을 하게 된다.
다음, 도 2b에 도시된 바와 같이, 감광막 패턴(14)을 마스크로 하여 노출된 실리콘질화막(13), 패드산화막(12) 및 목적하는 소정깊이의 기판(11)을 건식식각하여 반도체 기판(11) 내에 트렌치(100)를 형성한 후, 감광막 패턴(14)을 제거하고 세정공정을 수행한다.
이어서, 트렌치(100)의 내벽을 포함하여 실리콘질화막(13)의 상부전면에 라이너산화막(15)을 형성하고, 라이너산화막(15) 상에 트렌치(100)를 충분히 충진시키도록 1차산화막(16)을 두껍게 증착한다.
이 때 라이너산화막(15)은 트렌치 산화막(16) 증착 시의 스트레스 등이 트렌치에 직접 전달되는 것을 억제하는 역할을 하는 것으로서, 100-400Å 정도의 두께로 얇게 증착하는 것이 바람직하며, 가장 바람직하게는 250Å의 두께를 퍼니스 내에서 열산화법으로 증착할 수 있다.
1차산화막(16)은 통상적인 산화막 증착과정으로 형성할 수 있으므로 특별히 형성방법을 한정할 필요는 없으며, 일 예로서 일반적인 LPCVD 또는 APCVD에 의해 트렌치산화막(16)을 4000-12000Å의 두께로 형성할 수 있고, 바람직하게는 8000Å 두께로 형성할 수 있다.
이러한 방법으로 1차산화막(16)을 형성하다보면 트렌치의 종횡비가 커짐에 따라 보이드(200)가 형성된다.
다음, 실리콘질화막(13)이 노출될 때까지 1차산화막(16)을 1차화학기계적 연마하며, 1차화학기계적 연마 후에는 보이드(200)가 노출된다.
이어서, 보이드(200)가 노출된 1차산화막(16) 및 구조물의 상부 전체를 플라즈마에 의해 건식식각한 후, 연속적으로 식각 케미칼에 일정시간 담그는 습식식각을 수행한다.
플라즈마에 의한 건식식각을 할 때에는 아르곤이나 헬륨 등의 불활성 기체를 이용하여 다른 물질과의 화학적 반응이 거의 일어나지 않도록 하며, 이러한 건식식각 중에 보이드의 영역이 넓어지나 그 표면이 완만하지 못하고 불규칙하게 형성되어 있다.
습식식각을 할 때에는 식각 케미칼로서 희석된 HF 케미칼을 사용하거나 또는 희석된 HF 및 NH4F의 혼합 케미칼을 사용할 수 있으며, 습식식각 중에는 보이드가 더욱 더 커지고 입구부분이 넓어지며 그 표면은 완만한 모양이 된다.
따라서, 건식식각 및 습식식각을 모두 거친 후에는, 1차산화막(16) 내에 완만한 표면상태의 골(300)이 폭이 상부로 갈수록 넓어지는 형상으로 형성된다.
이어서, 1차산화막(16) 상에 보이드(200)를 충분히 매립하도록 LPCVD 또는 APCVD 방식으로 2차산화막(17)을 두껍게 증착한다.
이 때 1차산화막(16)에 형성된 골(300)은 폭이 상부로 갈수록 넓어지는 형상이므로, 그 골(300)을 매립하도록 상부로부터 2차산화막(17)을 증착할 때, 골 내부가 완전히 충진되기 전에 골의 입구가 먼저 막혀 2차산화막(17) 내에 보이드가 형성될 확률은 거의 없어지며, 따라서 보이드 없이 트렌치를 완전히 매립하는 것이 가능해진다.
다음, 도 2d에 도시된 바와 같이, 2차산화막(17) 및 1차산화막(16)을 실리콘질화막(13)이 노출될 때까지 화학기계적 연마하여 제거한 후, 세정공정을 수행한다.
이어서, 실리콘질화막(13) 및 패드산화막(12)을 습식식각하여 제거함으로써 트렌치 격리공정을 완료한다. 이 때 실리콘질화막(13) 제거를 위한 습식식각 시에는 H3PO4 케미칼을 사용할 수 있고, 패드산화막(12) 제거를 위한 습식식각 시에는 희석된 HF 케미칼 또는 희석된 HF 및 NH4F의 혼합 케미칼을 사용할 수 있다.
상술한 바와 같이, 본 발명에서는 트렌치를 매립하도록 1차로 산화막을 형성한 후 화학기계적 연마하고 화학기계적 연마로 인해 보이드가 노출된 상태에서 건식식각 및 습식식각을 수행하여 보이드를 더욱 크게 함으로써 1차산화막에 상부로 갈수록 폭이 넓어지는 형상의 골을 형성한 후, 그 위에 2차로 산화막을 형성하기 때문에 보이드 없이 트렌치를 매립하는 것이 가능한 효과가 있다.
또한, 종래 고밀도 플라즈마 방식으로 트렌치 산화막을 형성하는 경우에 발생하였던 고밀도 플라즈마 방식에 기인한 소자의 신뢰성 감소 요인의 발생을 방지하는 효과가 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 트렌치 산화막 형성 방법을 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 산화막 형성 방법을 도시한 단면도이다.
Claims (8)
- 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 소정두께의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계;상기 트렌치를 포함한 상부 전면에 상기 트렌치를 매립하도록 4000-12000Å 두께로 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방법에 의해 1차산화막을 증착한 후, 상기 실리콘질화막이 노출될 때까지 1차화학기계적 연마하여 상기 1차산화막 증착 중에 형성되는 보이드를 노출시키는 단계;상기 보이드가 노출된 1차산화막을 아르곤 또는 헬륨을 포함하는 불활성 기체를 사용한 플라즈마에 의한 건식식각, 및 식각 케미칼로서 희석된 HF 케미칼, 및 희석된 HF 및 NH4F의 혼합 케미칼 중의 어느 하나를 사용하는 습식식각을 수행하여 상기 보이드의 영역을 넓힘으로써, 상기 1차산화막에 상부로 갈수록 폭이 넓어지는 형상의 골을 형성하는 단계;상기 1차산화막 상에 상기 트렌치를 충진하도록 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방법에 의해 2차산화막을 형성하는 단계;상기 실리콘질화막이 노출될 때까지 상기 2차산화막 및 1차산화막을 2차화학기계적 연마하는 단계; 및상기 2차화학기계적 연마 후, 상기 실리콘질화막을 습식식각으로 제거하는 단계를 포함하는 반도체 소자의 트렌치 산화막 형성 방법.
- 삭제
- 제 1 항에 있어서, 상기 실리콘질화막 형성 전에 상기 반도체 기판 상에 50-300Å 두께의 패드산화막을 형성하고, 상기 패드산화막 상에 상기 실리콘질화막을 형성하는 반도체 소자의 트렌치 산화막 형성 방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 1차산화막 증착 전에 상기 트렌치를 포함한 상부 전면에 라이너산화막을 100-400Å 두께로 형성하고, 상기 라이너산화막 상에 상기 트렌치를 매립하도록 1차산화막을 증착하는 반도체 소자의 트렌치 산화막 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100821484B1 (ko) * | 2002-10-02 | 2008-04-10 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| KR100861606B1 (ko) * | 2007-01-23 | 2008-10-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
| KR100899426B1 (ko) | 2007-09-14 | 2009-05-27 | 삼성모바일디스플레이주식회사 | 유기 전계 발광표시장치 제조방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980015597A (ko) * | 1996-08-23 | 1998-05-25 | 김주용 | 반도체 소자의 소자 분리막 형성방법 |
| KR19980038880A (ko) * | 1996-11-27 | 1998-08-17 | 김영환 | 반도체 디바이스의 소자 분리막 형성 방법 |
| KR0147487B1 (ko) * | 1995-03-28 | 1998-11-02 | 김주용 | 소자분리막 형성방법 |
| KR19990018371A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 트렌치 소자분리 방법 |
| KR20000007466A (ko) * | 1998-07-03 | 2000-02-07 | 윤종용 | 반도체장치의 트렌치 소자분리방법 |
| KR100361103B1 (ko) * | 1999-09-28 | 2002-11-18 | 샤프 가부시키가이샤 | 반도체 장치의 제조방법 |
-
2002
- 2002-12-05 KR KR10-2002-0076825A patent/KR100478496B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0147487B1 (ko) * | 1995-03-28 | 1998-11-02 | 김주용 | 소자분리막 형성방법 |
| KR19980015597A (ko) * | 1996-08-23 | 1998-05-25 | 김주용 | 반도체 소자의 소자 분리막 형성방법 |
| KR19980038880A (ko) * | 1996-11-27 | 1998-08-17 | 김영환 | 반도체 디바이스의 소자 분리막 형성 방법 |
| KR19990018371A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 트렌치 소자분리 방법 |
| KR20000007466A (ko) * | 1998-07-03 | 2000-02-07 | 윤종용 | 반도체장치의 트렌치 소자분리방법 |
| KR100361103B1 (ko) * | 1999-09-28 | 2002-11-18 | 샤프 가부시키가이샤 | 반도체 장치의 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11817405B2 (en) | 2021-02-01 | 2023-11-14 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040049871A (ko) | 2004-06-14 |
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