KR100821484B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자 제조 방법에 관한 것으로, 그 목적은 보이드가 형성되지 않으면서도 전자나 이온의 트랩 현상, 트랜지스터의 문턱전압 값 변화, 및 핫 캐리어 효과 등이 발생하지 않는 트렌치 산화막 형성 방법을 제공하는 데 있다. 이를 위해 본 발명에서는 증착과 식각이 동시에 이루어지는 고밀도 플라즈마 방식을 이용하여 골의 상부 폭이 더 넓은 모양이 되도록, 즉 모서리가 완만한 모양을 가지는 제1산화막을 트렌치 상부에 형성한 후, 제1산화막 상에 트렌치를 충분히 충진하도록 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방식으로 제2산화막을 증착함으로써 트렌치 산화막을 형성하는 것을 특징으로 한다.
트렌치, 산화막, 고밀도플라즈마
Description
도 1a 내지 도 1c는 종래 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치 산화막을 형성하는 방법에 관한 것이다.
반도체 소자의 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 많이 사용되고 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.
그러면, 종래 트렌치 격리구조의 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다. 도 1a 내지 도 1c는 종래 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 실리콘질화막(2)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(3)을 형성한다.
이 때, 실리콘질화막(2)은 후속공정인 화학기계적 연마공정에서 종료층 역할을 하게 된다.
다음, 도 1b에 도시된 바와 같이, 감광막 패턴(3)을 마스크로 하여 노출된 실리콘질화막(3) 및 목적하는 소정깊이의 기판(1)을 건식식각하여 반도체 기판(1) 내에 트렌치(100)를 형성한 후, 감광막 패턴(3)을 제거하고 세정공정을 수행한다.
이어서, 트렌치(100)를 포함한 상부 전면에 열산화막(4)을 얇게 증착하고, 트렌치를 충분히 충진시키도록 열산화막(4) 상에 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방법으로 트렌치 산화막(5)을 두껍게 증착한다.
다음, 도 1c에 도시된 바와 같이, 실리콘질화막(2)이 노출될 때까지 트렌치 산화막(5)을 화학기계적 연마하여 평탄화시킨 후, 실리콘질화막(2)을 제거함으로써 트렌치 격리공정을 완료한다.
상기한 바와 같이, 종래에는 LPCVD 또는 APCVD 방법으로 트렌치 산화막(5)을 형성하는데, 이 경우 소자의 고집적화에 따라 트렌치 폭의 감소와 깊이 증가로 인해 트렌치의 종횡비(aspect ratio)가 커지면 트렌치 산화막(5) 내에 보이드(6)가 발생할 가능성이 증가하는 문제점이 있었다.
이와 같이 트렌치 산화막(5) 내에 보이드(6)가 발생하면 트렌치 산화막의 평탄화시 그 보이드가 노출되어 평탄화가 어려워지고, 후속 공정에서 이물질이 보이드로 들어가서 소자의 작동을 방해하는 문제점이 있으며, 이러한 보이드로 인해 누 설전류가 증가하여 소자의 오동작을 유발하는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.
이를 방지하기 위하여 고밀도 플라즈마(high density plasma : HDP) 방식으로 트렌치 산화막을 형성하기도 하였는데, 이 경우 층덮힘(step coverage) 특성이 우수하여 트렌치를 보이드 없이 완전하게 충진시킬 수는 있으나, 고밀도 플라즈마에 의하여 실리콘 내에 전자나 이온들이 트랩(trap)되어 트랜지스터의 문턱전압 값을 변화시키거나 핫 캐리어(hot carrier) 효과 등을 유발하여 소자의 신뢰성을 감소시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 보이드가 형성되지 않으면서도 전자나 이온의 트랩 현상, 트랜지스터의 문턱전압 값 변화, 및 핫 캐리어 효과 등이 발생하지 않는 트렌치 산화막 형성 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 증착과 식각이 동시에 이루어지는 고밀도 플라즈마 방식을 이용하여 골의 상부 폭이 더 넓은 모양이 되도록, 즉 모서리가 완만한 모양을 가지는 제1산화막을 트렌치 상부에 형성한 후, 제1산화막 상에 트렌치를 충분히 충진하도록 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방식으로 제2산화막을 증착함으로써 트렌치 산화막을 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 소정두께의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치를 포함한 상부 전면에 고밀도 플라즈마 방식으로 제1산화막을 1차 및 2차의 2단계로 형성하되, 2차단계는 1차단계에 비해 식각이 우세하게 일어나는 조건으로 증착하여 제1산화막이 상부로 갈수록 폭이 넓어지는 형상의 골을 가지도록 하는 단계; 저압화학기상증착(LPCVD) 및 상압화학기상증착(APCVD) 중의 어느 한 방식으로 제1산화막 상에 트렌치를 충진하도록 제2산화막을 형성하는 단계; 실리콘질화막이 노출될 때까지 제2산화막 및 제1산화막을 화학기계적 연마하여 평탄화하는 단계를 포함하여 이루어진다.
이 때, 제1산화막은 트렌치 전체 깊이의 1/2 이상의 두께로 형성하고, 제2산화막은 제1산화막 보다 더 두껍게 형성하는 것이 바람직하다.
또한, 고밀도 플라즈마 방식으로 제1산화막을 형성할 때에는, 증착가스로서 SiH4 및 O2 가스를 주입하고 식각가스로서 불활성 가스를 주입하며, 온도는 300 내지 400℃로 하고, 압력은 4.5 내지 6.5 mTorr로 하는 것이 바람직하다.
고밀도 플라즈마 방식의 1차단계에서는 플라즈마 발생전력을 2500 내지 4000W 중의 한 값으로 인가하고, 가속전력을 500 내지 1500W 중의 한 값으로 인가하며, 고밀도 플라즈마 방식의 2차단계에서는 플라즈마 발생전력을 2500 내지 3500W 중의 한 값으로 인가하고, 가속전력을 2000 내지 4000W 중의 한 값으로 상기 1차 증착 시보다 증가시켜 인가하는 것이 바람직하다.
또한, 제1산화막 형성 후 열처리를 수행하여 고밀도 플라즈마 방식에 의해 트랩(trap)된 전자 및 이온을 외부로 확산시키는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 실리콘질화막(12)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(13)을 형성한다. 이 때, 실리콘질화막(12)은 산화막과의 선택비가 큰 재료이므로 후속공정인 트렌치 산화막의 화학기계적 연마 공정에서 종료층 역할을 하게 된다.
이러한 실리콘질화막(12) 형성 전에 반도체 기판(11) 상에 300Å 이하 두께의 얇은 하부 산화막을 증착하여 실리콘질화막 자체의 스트레스가 반도체 기판에 그대로 전달되는 것을 억제할 수도 있다.
다음, 도 2b에 도시된 바와 같이, 감광막 패턴(13)을 마스크로 하여 노출된 실리콘질화막(12) 및 목적하는 소정깊이의 기판(11)을 건식식각하여 반도체 기판(11) 내에 트렌치(100)를 형성한 후, 감광막 패턴(13)을 제거하고 세정공정을 수행한다.
다음, 도 2c에 도시된 바와 같이, 트렌치(100)를 포함한 상부 전면에 고밀도 플라즈마 방식으로 제1산화막(14)을 형성한다.
고밀도 플라즈마 방식에서는 챔버 내에 증착가스 및 식각가스를 주입하고, 상부에서 플라즈마를 발생시키기 위해 거는 발생전력과 발생된 플라즈마를 가속시키기 위해 하부의 기판에 거는 가속전력을 적절히 조절함으로써 산화막의 증착 및 식각이 동시에 이루어지도록 하고, 증착 및 식각 중에 어느 하나가 더 우세하게 이루어지도록 조절할 수도 있다.
본 발명에서는 이러한 원리를 이용하여 제1산화막(14)을 형성할 때 증착이 우세하게 이루어지는 조건에서 1차 증착하고(도 2c에서 점선으로 도시), 이에 이어서 1차 증착에 비해 식각이 더 우세하게 이루어지는 조건에서 2차 증착하는 과정을 거친다.
먼저, 증착가스로는 SiH4 및 O2 가스 등을 주입하고 식각가스로는 Ar, He 등 불활성 가스를 주입한 후, 플라즈마 발생 전력을 2500 내지 4000W 중의 한 값으로 인가하고, 가속전력을 500 내지 1500W 중의 한 값으로 인가하여 트렌치(100)를 포함한 상부 전면에 산화막을 1차로 증착한다(도 2c에서 점선으로 도시). 이러한 1차 증착시 바람직하게는 플라즈마 발생 전력을 3500W로, 가속전력을 1000W로 인가한다.
이 때 온도는 300 내지 400℃로 하고, 압력은 4.5 내지 6.5 mTorr로 하며, 바람직하게는 300℃의 온도 및 5.5 mTorr의 압력으로 산화막을 1차 증착한다.
다음, 온도 및 압력은 동일하게 유지시킨 상태에서, 플라즈마 발생 전력을 2500 내지 3500W 중의 한 값으로 인가하고, 가속전력을 2000 내지 4000W 중의 한 값으로 1차 증착 시보다 증가시켜 인가하여 산화막을 2차로 증착함으로써 제1산화 막(14)의 증착을 완료한다. 이러한 2차 증착시 바람직하게는 플라즈마 발생 전력을 3000W, 가속전력을 3000W 인가한다.
이 때 가속전력이 증가할수록 실리콘 기판에 전자나 이온이 트랩될 가능성이 증가하기 때문에 이를 고려하여 2000 내지 4000W 범위를 벗어나지 않도록 하며, 상술한 범위 내의 값으로 가속전력을 인가하여도 불가피하게 트랩된 전자나 이온을 외부로 확산시키기 위해서는 필요에 따라 열처리를 수행할 수도 있다.
상술한 바와 같은 고밀도 플라즈마 방식의 1차 증착 과정 중에는 도 2c에서 점선으로 도시된 바와 같이, 산화막이 트렌치 바닥면과 실리콘질화막 상에서 비슷한 두께로 증착되고 측면으로는 이보다 얇은 두께로 증착되다가, 2차 증착 과정을 거치면서 두께가 증가하기는 하나 불활성 기체 플라즈마에 의한 식각이 우세하게 일어나 두께 증가 속도가 둔화되고 특히 측방으로는 식각이 더욱 활발하게 일어나 모서리 부분이 완만한 모양을 갖게 된다.
즉, 고밀도 플라즈마 방식에 의해 증착된 제1산화막(14)은 트렌치의 형상을 따라 움푹 패인 골을 가지도록 형성되어 있으나 그 골의 폭이 상부로 갈수록 넓어지는 형상이다.
이어서, 제1산화막(14) 상에 트렌치를 충분히 충진시키도록 LPCVD 또는 APCVD 방식으로 제2산화막(15)을 두껍게 증착한다. 이 때 고밀도 플라즈마 방식으로 형성되는 제1산화막(14)은 트렌치(100) 전체 깊이의 1/2 이상의 두께가 되도록 형성하고, LPCVD 또는 APCVD 방식으로 형성되는 제2산화막(15)은 이러한 제1산화막(14)의 두께보다 더 두껍게 형성하는 것이 바람직하다.
앞에서 언급한 바와 같이, 제1산화막(14)은 폭이 상부로 갈수록 넓어지는 형상인 골을 가지도록 형성되어 있으므로, 그 골을 충진시키도록 상부로부터 제2산화막(15)을 증착할 때, 제1산화막(14) 골의 내부가 완전히 충진되기 전에 골의 입구가 먼저 막혀 골의 내부에 보이드가 형성될 확률은 거의 없어지며, 따라서 보이드 없이 트렌치를 완전히 매립하는 것이 가능해진다.
LPCVD 또는 APCVD 방식으로 제2산화막(15)을 형성할 때에는, 온도를 500℃로 하고, 티오스(TEOS) 유량을 1700 sccm으로, 산소의 유량은 7000sccm으로 하는 것이 바람직하다.
제2산화막(15) 형성 후에는 800 내지 1050℃ 의 온도에서 10분 이상 1시간 이내의 시간동안 열처리하여 산화막을 치밀화시킬 수도 있다.
다음, 도 2d에 도시된 바와 같이, 제2산화막(15) 및 제1산화막(14)을 실리콘질화막(12)이 노출될 때까지 화학기계적 연마하여 제거한 후, 세정공정을 수행한다.
화학기계적 연마 후에는 수분을 완전히 제거하기 위해 400 내지 600℃ 의 온도에서 10분 이상 1시간 이내의 시간동안 열처리할 수도 있다.
이 때, 제2산화막(15)만 화학기계적 연마하여 제거하고 제1산화막(14)은 건식식각함으로써, 실리콘질화막(12)이 과도하게 제거되는 것을 방지할 수도 있다.
또는, 제2산화막(15)의 상부에 감광막을 도포하고 노광하여 트렌치(100)의 상부에 해당하는 영역의 제2산화막을 노출시키도록 감광막 패턴을 형성한 후, 그 감광막 패턴을 마스크로 하여 트렌치의 상부를 제외한 나머지 영역의 제2산화막 및 제1산화막을 건식식각하여 제거한 후, 화학기계적 연마 공정으로 트렌치의 상부에 남아있는 제2산화막 및 제1산화막을 제거할 수도 있다.
이어서, 실리콘질화막(12)을 습식식각하여 제거함으로써 트렌치 격리공정을 완료한다.
상술한 바와 같이, 본 발명에서는 고밀도 플라즈마 방식을 이용하여 골의 상부 폭이 더 넓은 모양이 되도록, 즉 모서리가 완만한 모양을 가지는 제1산화막을 트렌치 상부에 형성한 후, 제1산화막 상에 트렌치를 충분히 충진하도록 LPCVD 또는 APCVD 방식으로 제2산화막을 증착함으로써 트렌치 산화막을 형성하기 때문에, 트렌치 산화막 내부에 보이드가 발생하는 것을 방지하는 효과가 있다.
또한, 고밀도 플라즈마 방식으로만 트렌치 산화막을 형성하는 것이 아니라, 고밀도 플라즈마 방식과 LPCVD 또는 APCVD 방식을 혼용하여 트렌치 산화막을 형성하기 때문에 고밀도 플라즈마 방식에 기인한 소자의 신뢰성 감소 요인의 발생을 방지하는 효과가 있다.
Claims (11)
- 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계;상기 트렌치를 포함한 상부 전면에 고밀도 플라즈마 방식으로 제1산화막을 1차 및 2차의 2단계로 형성하되, 상기 2차단계는 상기 1차단계에 비해 가속전력이 큰 조건으로 증착하여 상기 제1산화막이 상부로 갈수록 폭이 넓어지는 형상의 골을 가지도록 하는 단계;상기 제1산화막 상에 상기 트렌치를 충진하도록 제2산화막을 형성하는 단계;상기 실리콘질화막이 노출될 때까지 상기 제2산화막 및 제1산화막을 화학기계적 연마하여 평탄화하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 제1산화막은 상기 트렌치 전체의 깊이보다 작고 상기 트렌치 전체 깊이의 1/2 이상의 두께로 형성하고, 상기 제2산화막은 상기 제1산화막 보다 더 두껍게 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 실리콘질화막 형성 전에 상기 반도체 기판 상에 300Å 이하의 하부 산화막을 형성하고, 상기 하부 산화막 상에 상기 실리콘질화막을 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 고밀도 플라즈마 방식으로 제1산화막을 형성할 때에는, 증착가스로서 SiH4 및 O2 가스를 주입하고 식각가스로서 불활성 가스를 주입하며, 온도는 300 내지 400℃로 하고, 압력은 4.5 내지 6.5 mTorr로 하여 상기 제1산화막을 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 고밀도 플라즈마 방식의 1차단계에서는 플라즈마 발생전력을 2500 내지 4000W 중의 한 값으로 인가하고, 가속전력을 500 내지 1500W 중의 한 값으로 인가하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 고밀도 플라즈마 방식의 2차단계에서는 플라즈마 발생전력을 2500 내지 3500W 중의 한 값으로 인가하고, 가속전력을 2000 내지 4000W 중의 한 값으로 상기 1차 증착 시보다 증가시켜 인가하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 제1산화막 형성 후 열처리를 수행하여 상기 고밀도 플라즈마 방식에 의해 트랩(trap)된 전자 및 이온을 외부로 확산시키는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 제2산화막 형성 후 열처리를 수행하여 상기 제2산화 막을 치밀화시키는 반도체 소자 제조 방법.
- 제 8 항에 있어서, 상기 열처리는 800 내지 1050℃ 의 온도에서 10분 내지 1시간의 시간동안 수행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 화학기계적 연마 후 열처리를 수행하여 수분을 제거하는 반도체 소자 제조 방법.
- 제 10 항에 있어서, 상기 열처리는 400 내지 600℃ 의 온도에서 10분 내지 1시간의 시간동안 수행하는 반도체 소자 제조 방법.
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