KR100650835B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR100650835B1
KR100650835B1 KR1020040087145A KR20040087145A KR100650835B1 KR 100650835 B1 KR100650835 B1 KR 100650835B1 KR 1020040087145 A KR1020040087145 A KR 1020040087145A KR 20040087145 A KR20040087145 A KR 20040087145A KR 100650835 B1 KR100650835 B1 KR 100650835B1
Authority
KR
South Korea
Prior art keywords
gas
hdp oxide
forming
oxide layer
trench
Prior art date
Application number
KR1020040087145A
Other languages
English (en)
Other versions
KR20060038022A (ko
Inventor
유춘근
Original Assignee
에스티마이크로일렉트로닉스 엔.브이.
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티마이크로일렉트로닉스 엔.브이., 주식회사 하이닉스반도체 filed Critical 에스티마이크로일렉트로닉스 엔.브이.
Priority to KR1020040087145A priority Critical patent/KR100650835B1/ko
Priority to TW093138520A priority patent/TWI244698B/zh
Priority to DE102004060667A priority patent/DE102004060667B4/de
Priority to JP2004370438A priority patent/JP5030126B2/ja
Priority to US11/020,330 priority patent/US7183173B2/en
Priority to CNB2005100628825A priority patent/CN100372096C/zh
Publication of KR20060038022A publication Critical patent/KR20060038022A/ko
Application granted granted Critical
Publication of KR100650835B1 publication Critical patent/KR100650835B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 트렌치를 형성하는 단계, 상기 형성된 트렌치에 제1 HDP 산화막을 형성하는 단계, 상기 제1 HDP 산화막이 형성된 결과물 전면에 C2F6가스 및 O 2 가스의 혼합 가스를 통해 에치백 공정을 수행하여 버티컬한 측벽을 갖는 상기 제1 HDP 산화막이 형성되는 단계 및 상기 에치백 공정이 완료된 결과물 전면에 제2 HDP 산화막을 형성하는 단계를 포함한다.
트렌치, 에치백 공정

Description

반도체 소자의 소자분리막 형성방법{Method of forming field oxide layer in semiconductor device}
도 1a 및 도 1b는 종래 기술에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있고,
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이고,
도 5a 및 도 5b는 본 발명에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있다.
*도면의 주요부분에 대한 부호의 설명*
20: 반도체 기판 22: 패드 질화막
24: 패드 산화막 26: 측벽 산화막
28a: 제1 HDP 산화막 28b: 제2 HDP 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
최근 반도체 소자의 고집적화, 고밀도화에 따라 소자분리막의 갭필 특성이 향상될 수 있도록 하는 기술들이 중요시되고 있다.
일반적으로 반도체 소자의 소자분리막 형성방법에 있어서, 형성된 트렌치내부에 제1 절연막을 형성한 후 에치백 공정을 수행하고 제2 절연막을 형성하여 트렌치 내부를 갭필하게 된다.
그러나 상기 에치백 공정시 F이온이 포함된 C2F6가스와 같은 공정가스를 통해 에치백 공정을 수행하면, 상기 제1 HDP 산화막 상에는 FSG막이 형성되는 데, 이 막은 후속의 열공정 등을 거치면서 F이온이 소자 분리막 및 소자 간의 계면으로 확산되어, 소자의 특성 열화를 야기시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자분리막 형성 공정시 F이온이 소자 분리막 및 소자 간의 계면으로 확산되어, 소자의 특성 열화를 야기시키는 문제점을 해결하도록 하는 반도체 소자의 소자 분리막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 트렌치를 형성하는 단계, 상기 형성된 트렌치에 제1 HDP 산화막을 형성하는 단계, 상기 제1 HDP 산화막이 형성된 결과물 전면에 C2F6가스 및 O2 가스의 혼합 가스를 통해 에치백 공정을 수행하여 버티컬한 측벽을 갖는 상기 제1 HDP 산화막이 형성되는 단계 및 상기 에치백 공정이 완료된 결과물 전면에 제2 HDP 산화막을 형성하는 단계를 포함한다.
C2F6가스 및 O2 가스의 혼합 가스를 통해 수행되는 상기 에치백 공정은 50~ 200sccm의 C2F6가스, 200~ 500sccm의 O2 가스, 500~ 1000W의 HF 파워, 3000~ 4000W의 LF 파워를 가지는 공정조건에서 수행되는 것이 바람직하고, 상기 트렌치 형성 후 상기 트렌치의 측벽에 산화공정을 통해 측벽산화막을 형성하는 단계가 더 포함되는 것이 바람직하다.
상기 제1 HDP 산화막은 10~ 100sccm 정도의 SiH4가스, 10~ 100sccm 정도의 O2가스, 100~ 1000sccm 정도의 He 가스, 50~ 1000sccm 정도의 H2가스, 1000~ 10000W 정도의 LF 파워 및 500~ 5000W 정도의 HF 파워를 가지는 공정조건에서 형성되는 것이 바람직하고, 상기 제2 HDP 산화막은 상기 제1 HDP 산화막의 공정조건과 동일한 공정조건에서 형성되는 것이 바람직하다.
상기 제2 HDP 산화막의 형성 후 상기 반도체 기판이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 사상은 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막이 구비된 트렌치에 제1 HDP 산화막을 형성하는 단계, 상기 제1 HDP 산화막이 형성된 결과물 전면에 C2F6가스 및 O2 가스의 혼합 가스를 통해 에치백 공정을 수행하여, 버티컬한 측벽을 갖는 제1 HDP 산화막이 형성되는 단계, 상기 에치백 공정이 완료된 결과물 전면에 제2 HDP 산화막을 형성하는 단계 및 상기 형성된 결과물에 상기 반도체 기판이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1a 및 도 1b는 종래 기술에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있고, 도 2 내지 도 4는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이고, 도 5a 및 도 5b는 본 발명에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있다.
도 2를 참조하면, 반도체 기판(20) 상에 패드 질화막(22) 및 패드 산화막(24)을 순차적으로 형성한다. 상기 패드 산화막(24)의 소정 영역 상에 소자분리 영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 상기 패드 산화막(24), 패드 질화막(22) 및 반도체 기판(20)의 소정 깊이에 식각공정을 수행하여, 트렌치(T)를 정의한다. 상기 형성된 트렌치(T)의 측벽에 산화공정을 수행하여 측벽 산화막(26)을 형성한다.
도 3을 참조하면, 상기 측벽 산화막(26)이 구비된 결과물 전면에 제1 HDP(high density plasma)산화막(28a)을 형성한다.
상기 제1 HDP 산화막(28a)은 10~ 100sccm 정도의 SiH4가스, 10~ 100sccm 정도의 O2가스, 100~ 1000sccm 정도의 He 가스, 50~ 1000sccm 정도의 H2가스, 1000~ 10000W 정도의 LF 파워 및 500~ 5000W 정도의 HF 파워를 가지는 공정조건에서 수행된다.
상기 제1 HDP 산화막(28a)을 형성한 후, 상기 결과물에 에치백 공정을 수행 한다. 도 3에 도시된 바와 같이 에치백 공정이 수행된 제1 HDP 산화막(28a)은 오버행(overhang)이 발생하여 트렌치의 입구를 막아 형성되는 보이드가 방지되도록, 버티컬한 측벽을 갖도록 형성한다.
상기 에치백 공정은 C2F6가스 및 O2 가스의 혼합 가스를 통해 수행된다.
상기 에치백 공정은 50~ 200sccm 정도의 C2F6가스, 200~ 500sccm 정도의 O2 가스, 500~ 1000W 정도의 HF 파워, 3000~ 4000W 정도의 LF 파워를 가지는 공정조건에서 수행된다.
종래 기술에서는 F이온이 포함된 C2F6가스와 같은 공정가스를 통해 에치백 공정을 수행하면, 상기 제1 HDP 산화막 상에는 FSG막이 형성되는 데, 이 막은 후속의 열공정 등을 거치면서 F이온이 소자 분리막 및 소자 간의 계면으로 확산되어, 소자의 특성 열화를 야기시켰다.
본 발명에서는 C2F6가스 및 O2 가스의 혼합 가스를 통해 에치백 공정을 수행하면, 상기 O2를 통한 물리적인 에치백(physical etchback) 공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백(chemico- physical etchback) 공정이 수행되어, 상기 제1 HDP 산화막 상에 형성되는 FSG막의 F이온에 대한 확산이 최소화된다.
차세대 나노 반도체 소자에서 소자를 분리시키는 소자분리막 형성시 증착-에치백-증착공정을 통해 소자 분리막 내부의 갭필이 가능한데, 이때 제기되는 F이온 의 확산으로 인한 도핑의 문제를 장비의 추가없이 기존 장비를 사용하여 해결가능하다. 특히, 소자 동작을 위해 고전압이 적용되는 플래쉬 소자의 경우 F이온의 확산으로 인한 도핑의 문제가 심각한 소자특성 열화를 야기시킬 수 있으므로, 본 발명을 이용하여, F이온의 확산으로 인한 도핑의 문제를 해결하면, 차기 플래쉬 소자의 소자 신뢰성 향상에 큰 도움이 된다.
도 4를 참조하면, 상기 에치백 공정이 완료되어 버티컬한 측벽을 갖는 제1 HDP 산화막(28a)이 구비된 결과물 전면에 제2 HDP 산화막(28b)을 형성하여, 트렌치 내부를 완전히 갭필하도록 한다.
도면에는 도시되지 않았지만, 상기 제2 HDP 산화막(28b)이 형성된 결과물에 상기 반도체 기판(20)이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막(28a) 및 제2 HDP 산화막(28b)이 매립되도록 하여 소자분리막의 형성을 완료한다.
상기 제2 HDP 산화막(28b)은 상기 제1 HDP 산화막의 형성시의 공정조건과 동일한 공정조건에서 수행된다.
도 1a 및 도 1b에는 F를 통한 화학적인 에치백(chemical etchback)공정을 수행한 후의 SIMS 프로파일과 후속공정의 열처리 공정을 수행한 후의 SIMS 프로파일이 도시되어 있다.
도 5a 및 도 5b에는 O2를 통한 물리적인 에치백(physical etchback)공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백 (chemico- physical etchback) 공정을 수행한 후의 SIMS 프로파일과 후속공정의 열처리 공정을 수행한 후의 SIMS 프로파일이 도시되어 있다.
도 1a와 1b에는 F 이온의 확산 정도가 큰 것을 알 수 있지만, 도 5a와 도 5b에는 F 이온의 확산 정도가 도1a 및 도 1b보다는 확산정도가 적은 것을 알 수 있다.
본 발명에 의하면, O2를 통한 물리적인 에치백(physical etchback)공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백(chemico- physical etchback) 공정을 수행함으로써, 상기 제1 HDP 산화막 상에 형성되는 FSG막의 F이온에 대한 확산을 최소화하여 소자의 특성을 향상시키는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, O2를 통한 물리적인 에치백(physical etchback)공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백(chemico- physical etchback) 공정을 수행함으로써, 상기 제1 HDP 산화막 상에 형성되는 FSG막의 F이온에 대한 확산을 최소화하여 소자의 특성을 향상시키는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당 업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (7)

  1. 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체 구조 상부에 제1 HDP 산화막을 형성하는 단계;
    C2F6가스 및 O2 가스를 혼합한 혼합 가스를 이용하여 상기 제1 HDP 산화막을 에치백하는 단계; 및
    전체 구조 상부에 상기 트렌치가 완전히 매립되도록 제2 HDP 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1 항에 있어서,
    상기 C2F6가스 및 O2 가스를 혼합한 혼합 가스를 이용한 상기 에치백 공정은
    50~ 200sccm의 C2F6가스, 200~ 500sccm의 O2 가스, 500~ 1000W의 HF 파워, 3000~ 4000W의 LF 파워를 가지는 공정조건에서 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
  3. 제1 항에 있어서,
    상기 트렌치 형성 후 상기 트렌치의 측벽에 산화공정을 통해 측벽산화막을 형성하는 단계가 더 포함되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1 항에 있어서, 상기 제1 HDP 산화막은
    10~ 100sccm 정도의 SiH4가스, 10~ 100sccm 정도의 O2가스, 100~ 1000sccm 정도의 He 가스, 50~ 1000sccm 정도의 H2가스, 1000~ 10000W 정도의 LF 파워 및 500~ 5000W 정도의 HF 파워를 가지는 공정조건에서 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1 항 또는 제4 항에 있어서, 상기 제2 HDP 산화막은
    상기 제1 HDP 산화막의 공정조건과 동일한 공정조건에서 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1 항에 있어서,
    상기 제2 HDP 산화막의 형성 후 상기 반도체 기판이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  7. 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 구비된 상기 트렌치에 제1 HDP 산화막을 형성하는 단계;
    C2F6가스 및 O2 가스를 혼합한 혼합 가스를 이용하여 상기 제1 HDP 산화막을 에치백하는 단계;
    전체 구조 상부에 상기 트렌치가 완전히 매립되도록 제2 HDP 산화막을 형성하는 단계; 및
    상기 반도체 기판 상부가 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
KR1020040087145A 2004-10-29 2004-10-29 반도체 소자의 소자분리막 형성방법 KR100650835B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040087145A KR100650835B1 (ko) 2004-10-29 2004-10-29 반도체 소자의 소자분리막 형성방법
TW093138520A TWI244698B (en) 2004-10-29 2004-12-13 Method for forming isolation film in semiconductor device
DE102004060667A DE102004060667B4 (de) 2004-10-29 2004-12-15 Verfahren zum Bilden einer Graben-Isolationsschicht in einem Halbleiterbauelement
JP2004370438A JP5030126B2 (ja) 2004-10-29 2004-12-22 半導体素子の素子分離膜形成方法
US11/020,330 US7183173B2 (en) 2004-10-29 2004-12-22 Method for forming isolation film in semiconductor device
CNB2005100628825A CN100372096C (zh) 2004-10-29 2005-04-05 在半导体器件中形成隔离膜的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040087145A KR100650835B1 (ko) 2004-10-29 2004-10-29 반도체 소자의 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20060038022A KR20060038022A (ko) 2006-05-03
KR100650835B1 true KR100650835B1 (ko) 2006-11-27

Family

ID=36201935

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040087145A KR100650835B1 (ko) 2004-10-29 2004-10-29 반도체 소자의 소자분리막 형성방법

Country Status (6)

Country Link
US (1) US7183173B2 (ko)
JP (1) JP5030126B2 (ko)
KR (1) KR100650835B1 (ko)
CN (1) CN100372096C (ko)
DE (1) DE102004060667B4 (ko)
TW (1) TWI244698B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912988B1 (ko) * 2006-09-29 2009-08-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100919803B1 (ko) * 2006-12-28 2009-10-01 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리막 형성방법
CN101289284B (zh) * 2007-04-20 2011-04-20 中芯国际集成电路制造(上海)有限公司 有效控制含氟硅玻璃层间介质层形成中产生的气泡的方法
KR100899393B1 (ko) * 2007-09-07 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7745350B2 (en) * 2007-09-07 2010-06-29 Applied Materials, Inc. Impurity control in HDP-CVD DEP/ETCH/DEP processes
KR101002493B1 (ko) * 2007-12-28 2010-12-17 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
JP2009164384A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置の製造方法
KR101145386B1 (ko) * 2010-11-16 2012-05-15 에스케이하이닉스 주식회사 반도체 장치의 매립게이트 제조방법
CN104425350B (zh) * 2013-09-10 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62152128U (ko) * 1986-03-17 1987-09-26
JPH04170026A (ja) * 1990-11-02 1992-06-17 Sony Corp ドライエッチング方法
JP2663739B2 (ja) * 1991-04-08 1997-10-15 日本電気株式会社 半導体装置の製造方法
JPH07221110A (ja) * 1994-01-31 1995-08-18 Toshiba Corp 半導体装置の配線構造とその製造方法
JP2838992B2 (ja) * 1995-11-10 1998-12-16 日本電気株式会社 半導体装置の製造方法
TW405181B (en) * 1997-04-16 2000-09-11 Taiwan Semiconductor Mfg Dry etching method of the silicon dioxide
US5930677A (en) * 1997-04-21 1999-07-27 Chartered Semiconductor Manufacturing, Ltd Method for reducing microloading in an etchback of spin-on-glass or polymer
JP3109449B2 (ja) * 1997-04-25 2000-11-13 日本電気株式会社 多層配線構造の形成方法
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
US6326296B1 (en) * 1998-07-01 2001-12-04 Taiwan Semiconductor Manufacturing Company Method of forming dual damascene structure with improved contact/via edge integrity
US6180490B1 (en) * 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
JP2001332510A (ja) 2000-05-25 2001-11-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4095760B2 (ja) * 2000-07-11 2008-06-04 富士通株式会社 半導体装置の製造方法
WO2002050885A1 (fr) * 2000-12-21 2002-06-27 Tokyo Electron Limited Procede de gravage pour film isolant
US6693042B1 (en) * 2000-12-28 2004-02-17 Cypress Semiconductor Corp. Method for etching a dielectric layer formed upon a barrier layer
JP2003031649A (ja) * 2001-07-13 2003-01-31 Toshiba Corp 半導体装置の製造方法
KR100403350B1 (ko) * 2001-12-15 2003-10-30 주식회사 하이닉스반도체 반도체소자의 무경계 콘택홀 형성방법
TW540135B (en) * 2002-04-24 2003-07-01 Nanya Technology Corp Method of forming shallow trench isolation region
US6780731B1 (en) * 2002-08-22 2004-08-24 Taiwan Semiconductory Manufacturing Co., Ltd. HDP gap-filling process for structures with extra step at side-wall
JP2004193585A (ja) * 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법

Also Published As

Publication number Publication date
JP2006128587A (ja) 2006-05-18
TWI244698B (en) 2005-12-01
US20060094201A1 (en) 2006-05-04
CN100372096C (zh) 2008-02-27
TW200614371A (en) 2006-05-01
US7183173B2 (en) 2007-02-27
KR20060038022A (ko) 2006-05-03
CN1767166A (zh) 2006-05-03
DE102004060667B4 (de) 2010-11-25
DE102004060667A1 (de) 2006-05-04
JP5030126B2 (ja) 2012-09-19

Similar Documents

Publication Publication Date Title
US8187948B2 (en) Hybrid gap-fill approach for STI formation
US7176104B1 (en) Method for forming shallow trench isolation structure with deep oxide region
CN100372096C (zh) 在半导体器件中形成隔离膜的方法
US7041573B2 (en) Method for fabricating semiconductor device having trench isolation
KR20080095621A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100477810B1 (ko) Ｎｆ3 ｈｄｐ 산화막을 적용한 반도체 소자 제조방법
KR100554828B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100702769B1 (ko) 반도체 소자의 소자분리막 형성방법
TWI536452B (zh) 製作介電層與淺溝渠隔離的方法
US20070273003A1 (en) Semiconductor device and manufacturing method thereof
KR20040036958A (ko) 반도체소자의 소자분리절연막 형성방법
US6887767B2 (en) Method for manufacturing semiconductor device
KR20110024513A (ko) 반도체 소자 제조 방법
KR20080039111A (ko) Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법
KR100821484B1 (ko) 반도체 소자 제조 방법
KR20080060318A (ko) 반도체 소자의 소자분리막 형성방법
KR20060058575A (ko) 반도체 소자의 소자분리막 형성방법
KR100694976B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100564204B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101081854B1 (ko) 반도체 소자의 소자분리막 제조방법
KR20080002554A (ko) 반도체소자의 소자분리막 형성 방법
KR100619395B1 (ko) 반도체 소자 제조 방법
KR100623876B1 (ko) 얕은 트렌치 소자분리막 형성 방법
KR20070093535A (ko) 반도체 소자의 제조 방법
KR20090122680A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee