KR100650835B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 트렌치를 형성하는 단계, 상기 형성된 트렌치에 제1 HDP 산화막을 형성하는 단계, 상기 제1 HDP 산화막이 형성된 결과물 전면에 C2F6가스 및 O
2 가스의 혼합 가스를 통해 에치백 공정을 수행하여 버티컬한 측벽을 갖는 상기 제1 HDP 산화막이 형성되는 단계 및 상기 에치백 공정이 완료된 결과물 전면에 제2 HDP 산화막을 형성하는 단계를 포함한다.
트렌치, 에치백 공정
Description
도 1a 및 도 1b는 종래 기술에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있고,
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이고,
도 5a 및 도 5b는 본 발명에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있다.
*도면의 주요부분에 대한 부호의 설명*
20: 반도체 기판 22: 패드 질화막
24: 패드 산화막 26: 측벽 산화막
28a: 제1 HDP 산화막 28b: 제2 HDP 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
최근 반도체 소자의 고집적화, 고밀도화에 따라 소자분리막의 갭필 특성이 향상될 수 있도록 하는 기술들이 중요시되고 있다.
일반적으로 반도체 소자의 소자분리막 형성방법에 있어서, 형성된 트렌치내부에 제1 절연막을 형성한 후 에치백 공정을 수행하고 제2 절연막을 형성하여 트렌치 내부를 갭필하게 된다.
그러나 상기 에치백 공정시 F이온이 포함된 C2F6가스와 같은 공정가스를 통해 에치백 공정을 수행하면, 상기 제1 HDP 산화막 상에는 FSG막이 형성되는 데, 이 막은 후속의 열공정 등을 거치면서 F이온이 소자 분리막 및 소자 간의 계면으로 확산되어, 소자의 특성 열화를 야기시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자분리막 형성 공정시 F이온이 소자 분리막 및 소자 간의 계면으로 확산되어, 소자의 특성 열화를 야기시키는 문제점을 해결하도록 하는 반도체 소자의 소자 분리막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 트렌치를 형성하는 단계, 상기 형성된 트렌치에 제1 HDP 산화막을 형성하는 단계, 상기 제1 HDP 산화막이 형성된 결과물 전면에 C2F6가스 및 O2 가스의 혼합 가스를 통해 에치백 공정을 수행하여 버티컬한 측벽을 갖는 상기 제1 HDP 산화막이 형성되는 단계 및 상기 에치백 공정이 완료된 결과물 전면에 제2 HDP 산화막을 형성하는 단계를 포함한다.
C2F6가스 및 O2 가스의 혼합 가스를 통해 수행되는 상기 에치백 공정은 50~ 200sccm의 C2F6가스, 200~ 500sccm의 O2 가스, 500~ 1000W의 HF 파워, 3000~ 4000W의 LF 파워를 가지는 공정조건에서 수행되는 것이 바람직하고, 상기 트렌치 형성 후 상기 트렌치의 측벽에 산화공정을 통해 측벽산화막을 형성하는 단계가 더 포함되는 것이 바람직하다.
상기 제1 HDP 산화막은 10~ 100sccm 정도의 SiH4가스, 10~ 100sccm 정도의 O2가스, 100~ 1000sccm 정도의 He 가스, 50~ 1000sccm 정도의 H2가스, 1000~ 10000W 정도의 LF 파워 및 500~ 5000W 정도의 HF 파워를 가지는 공정조건에서 형성되는 것이 바람직하고, 상기 제2 HDP 산화막은 상기 제1 HDP 산화막의 공정조건과 동일한 공정조건에서 형성되는 것이 바람직하다.
상기 제2 HDP 산화막의 형성 후 상기 반도체 기판이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 사상은 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막이 구비된 트렌치에 제1 HDP 산화막을 형성하는 단계, 상기 제1 HDP 산화막이 형성된 결과물 전면에 C2F6가스 및 O2 가스의 혼합 가스를 통해 에치백 공정을 수행하여, 버티컬한 측벽을 갖는 제1 HDP 산화막이 형성되는 단계, 상기 에치백 공정이 완료된 결과물 전면에 제2 HDP 산화막을 형성하는 단계 및 상기 형성된 결과물에 상기 반도체 기판이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1a 및 도 1b는 종래 기술에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있고, 도 2 내지 도 4는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이고, 도 5a 및 도 5b는 본 발명에 따라 형성된 소자분리막에서의 F이온농도의 SIMS 프로파일을 도시하고 있다.
도 2를 참조하면, 반도체 기판(20) 상에 패드 질화막(22) 및 패드 산화막(24)을 순차적으로 형성한다. 상기 패드 산화막(24)의 소정 영역 상에 소자분리 영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 상기 패드 산화막(24), 패드 질화막(22) 및 반도체 기판(20)의 소정 깊이에 식각공정을 수행하여, 트렌치(T)를 정의한다. 상기 형성된 트렌치(T)의 측벽에 산화공정을 수행하여 측벽 산화막(26)을 형성한다.
도 3을 참조하면, 상기 측벽 산화막(26)이 구비된 결과물 전면에 제1 HDP(high density plasma)산화막(28a)을 형성한다.
상기 제1 HDP 산화막(28a)은 10~ 100sccm 정도의 SiH4가스, 10~ 100sccm 정도의 O2가스, 100~ 1000sccm 정도의 He 가스, 50~ 1000sccm 정도의 H2가스, 1000~ 10000W 정도의 LF 파워 및 500~ 5000W 정도의 HF 파워를 가지는 공정조건에서 수행된다.
상기 제1 HDP 산화막(28a)을 형성한 후, 상기 결과물에 에치백 공정을 수행 한다. 도 3에 도시된 바와 같이 에치백 공정이 수행된 제1 HDP 산화막(28a)은 오버행(overhang)이 발생하여 트렌치의 입구를 막아 형성되는 보이드가 방지되도록, 버티컬한 측벽을 갖도록 형성한다.
상기 에치백 공정은 C2F6가스 및 O2 가스의 혼합 가스를 통해 수행된다.
상기 에치백 공정은 50~ 200sccm 정도의 C2F6가스, 200~ 500sccm 정도의 O2 가스, 500~ 1000W 정도의 HF 파워, 3000~ 4000W 정도의 LF 파워를 가지는 공정조건에서 수행된다.
종래 기술에서는 F이온이 포함된 C2F6가스와 같은 공정가스를 통해 에치백 공정을 수행하면, 상기 제1 HDP 산화막 상에는 FSG막이 형성되는 데, 이 막은 후속의 열공정 등을 거치면서 F이온이 소자 분리막 및 소자 간의 계면으로 확산되어, 소자의 특성 열화를 야기시켰다.
본 발명에서는 C2F6가스 및 O2 가스의 혼합 가스를 통해 에치백 공정을 수행하면, 상기 O2를 통한 물리적인 에치백(physical etchback) 공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백(chemico- physical etchback) 공정이 수행되어, 상기 제1 HDP 산화막 상에 형성되는 FSG막의 F이온에 대한 확산이 최소화된다.
차세대 나노 반도체 소자에서 소자를 분리시키는 소자분리막 형성시 증착-에치백-증착공정을 통해 소자 분리막 내부의 갭필이 가능한데, 이때 제기되는 F이온 의 확산으로 인한 도핑의 문제를 장비의 추가없이 기존 장비를 사용하여 해결가능하다. 특히, 소자 동작을 위해 고전압이 적용되는 플래쉬 소자의 경우 F이온의 확산으로 인한 도핑의 문제가 심각한 소자특성 열화를 야기시킬 수 있으므로, 본 발명을 이용하여, F이온의 확산으로 인한 도핑의 문제를 해결하면, 차기 플래쉬 소자의 소자 신뢰성 향상에 큰 도움이 된다.
도 4를 참조하면, 상기 에치백 공정이 완료되어 버티컬한 측벽을 갖는 제1 HDP 산화막(28a)이 구비된 결과물 전면에 제2 HDP 산화막(28b)을 형성하여, 트렌치 내부를 완전히 갭필하도록 한다.
도면에는 도시되지 않았지만, 상기 제2 HDP 산화막(28b)이 형성된 결과물에 상기 반도체 기판(20)이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막(28a) 및 제2 HDP 산화막(28b)이 매립되도록 하여 소자분리막의 형성을 완료한다.
상기 제2 HDP 산화막(28b)은 상기 제1 HDP 산화막의 형성시의 공정조건과 동일한 공정조건에서 수행된다.
도 1a 및 도 1b에는 F를 통한 화학적인 에치백(chemical etchback)공정을 수행한 후의 SIMS 프로파일과 후속공정의 열처리 공정을 수행한 후의 SIMS 프로파일이 도시되어 있다.
도 5a 및 도 5b에는 O2를 통한 물리적인 에치백(physical etchback)공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백 (chemico- physical etchback) 공정을 수행한 후의 SIMS 프로파일과 후속공정의 열처리 공정을 수행한 후의 SIMS 프로파일이 도시되어 있다.
도 1a와 1b에는 F 이온의 확산 정도가 큰 것을 알 수 있지만, 도 5a와 도 5b에는 F 이온의 확산 정도가 도1a 및 도 1b보다는 확산정도가 적은 것을 알 수 있다.
본 발명에 의하면, O2를 통한 물리적인 에치백(physical etchback)공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백(chemico- physical etchback) 공정을 수행함으로써, 상기 제1 HDP 산화막 상에 형성되는 FSG막의 F이온에 대한 확산을 최소화하여 소자의 특성을 향상시키는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, O2를 통한 물리적인 에치백(physical etchback)공정과 F를 통한 화학적인 에치백(chemical etchback)공정을 혼합한 케미코- 피지컬 에치백(chemico- physical etchback) 공정을 수행함으로써, 상기 제1 HDP 산화막 상에 형성되는 FSG막의 F이온에 대한 확산을 최소화하여 소자의 특성을 향상시키는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당 업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (7)
- 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;상기 트렌치를 포함한 전체 구조 상부에 제1 HDP 산화막을 형성하는 단계;C2F6가스 및 O2 가스를 혼합한 혼합 가스를 이용하여 상기 제1 HDP 산화막을 에치백하는 단계; 및전체 구조 상부에 상기 트렌치가 완전히 매립되도록 제2 HDP 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
- 제1 항에 있어서,상기 C2F6가스 및 O2 가스를 혼합한 혼합 가스를 이용한 상기 에치백 공정은50~ 200sccm의 C2F6가스, 200~ 500sccm의 O2 가스, 500~ 1000W의 HF 파워, 3000~ 4000W의 LF 파워를 가지는 공정조건에서 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제1 항에 있어서,상기 트렌치 형성 후 상기 트렌치의 측벽에 산화공정을 통해 측벽산화막을 형성하는 단계가 더 포함되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 제1 HDP 산화막은10~ 100sccm 정도의 SiH4가스, 10~ 100sccm 정도의 O2가스, 100~ 1000sccm 정도의 He 가스, 50~ 1000sccm 정도의 H2가스, 1000~ 10000W 정도의 LF 파워 및 500~ 5000W 정도의 HF 파워를 가지는 공정조건에서 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제1 항 또는 제4 항에 있어서, 상기 제2 HDP 산화막은상기 제1 HDP 산화막의 공정조건과 동일한 공정조건에서 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제1 항에 있어서,상기 제2 HDP 산화막의 형성 후 상기 반도체 기판이 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
- 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;상기 측벽 산화막이 구비된 상기 트렌치에 제1 HDP 산화막을 형성하는 단계;C2F6가스 및 O2 가스를 혼합한 혼합 가스를 이용하여 상기 제1 HDP 산화막을 에치백하는 단계;전체 구조 상부에 상기 트렌치가 완전히 매립되도록 제2 HDP 산화막을 형성하는 단계; 및상기 반도체 기판 상부가 노출될 때까지 평탄화 공정을 수행하여 상기 트렌치 내부에만 상기 제1 HDP 산화막 및 제2 HDP 산화막이 매립되도록 하여 소자분리막의 형성을 완료하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
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