KR20090122680A - 반도체 소자의 제조 방법 - Google Patents

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KR20090122680A
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Abstract

본 발명은, 활성 영역에는 제1 절연막, 도전막 및 소자분리 마스크막을 포함한 다층막이 형성되고, 소자분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계; 상기 트렌치의 일부가 채워지도록 상기 반도체 기판상에 제2 절연막을 형성하는 단계; 상기 다층막의 측벽에 형성된 상기 제1 절연막 사이의 간격이 넓어지도록 상기 제2 절연막의 제1 식각 공정을 실시하는 단계; 상기 트렌치를 포함한 상기 다층막 사이의 공간이 채워지도록 상기 제2 절연막과 식각률 차이를 갖는 제3 절연막을 상기 제2 절연막 상에 형성하는 단계; 및 상기 제2 및 제3 절연막의 식각률 차이를 이용한 제2 식각 공정을 실시하여 소자분리막을 형성하는 단계를 포함한다.
소자분리막, 간섭효과, 식각률

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자 분리막 형성 시 갭필 마진을 확보할 수 있으면서도 셀 간의 간섭(interference)을 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 소자분리 공정에 있어서, 전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈 빅(Bird's beak)이 불가피하며, 이러한 버즈 빅에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(Shallow Trench Isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 고용량의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 패터닝된 패드 질화막 을 식각 베리어로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속해서 측벽 열산화 공정을 실시하고, 고밀도플라즈마(High Density Plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하고 있다.
그러나, 최근 게이트 선폭이 급격하게 감소된 플래시 메모리 소자의 디자인 룰에서 기존의 STI 공정으로 소자 분리막을 형성함에 있어서 트렌치의 종횡비(aspect ratio)가 매우 커짐에 따라 기존의 고밀도플라즈마 산화막을 이용한 STI 절연막 형성에 한계가 있었다. 이러한 한계를 극복하기 위하여 최근에는 매립 특성이 뛰어난 SOG(Spin On Glass)방식의 산화막을 다용하고 있으나 이러한 SOG방식을 이용한 산화막은 막의 밀도가 낮아 후속 공정에 어려움이 있으며 결과적으로 소자 특성을 저하시킨다. 또한, 디자인 룰 감소로 인한 인접 셀 간 간섭(interference)이 심화되는 문제가 있었다.
전술한 문제를 해결하기 위해 본 발명은, 소자 분리막 형성 시 갭필 마진을 확보할 수 있으면서도 셀 간의 간섭(interference)을 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 활성 영역에는 제1 절연막, 도전막 및 소자분리 마스크막을 포함한 다층막이 형성되고, 소자분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계; 상기 트렌치의 일부가 채워지도록 상기 반도체 기판상에 제2 절연막을 형성하는 단계; 상기 다층막의 측벽에 형성된 상기 제1 절연막 사이의 간격이 넓어지도록 상기 제2 절연막의 제1 식각 공정을 실시하는 단계; 상기 트렌치를 포함한 상기 다층막 사이의 공간이 채워지도록 상기 제2 절연막과 식각률 차이를 갖는 제3 절연막을 상기 제2 절연막 상에 형성하는 단계; 및 상기 제2 및 제3 절연막의 식각률 차이를 이용한 제2 식각 공정을 실시하여 소자분리막을 형성하는 단계를 포함한다.
본 발명에서, 상기 제2 절연막을 형성하는 단계는 상기 제2 절연막에 대해 제1 열처리 공정을 수행하는 단계를 포함한다.
본 발명에서, 상기 제1 열처리 공정은 N2 가스 분위기에서 700 내지 1000℃로 30 내지 90분 동안 실시한다.
본 발명에서, 상기 제2 절연막은 LPTEOS막, HTO막, O3-TEOS막 및 HDP-CVD 절연막 중 어느 하나를 이용하여 형성한다.
본 발명에서, 상기 O3-TEOS막을 이용하는 경우, 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3 반응 소스를 이용하여 500 내지 700Torr의 압력 및 500 내지 600℃의 온도 조건으로 실시된다.
본 발명에서, 상기 제2 절연막은 100 내지 500Å 두께로 형성된다.
본 발명에서, 상기 제1 식각 공정은 건식 클린 식각 공정으로 실시된다.
본 발명에서, 상기 제1 식각 공정은 HF 가스를 주입하여 상기 제2 절연막과 반응시키거나, 상기 HF 가스 및 NH3 가스의 혼합으로 가스를 주입하여 상기 제2 절연막과 반응시킨다.
본 발명에서, 상기 반응에 의해 상기 제2 절연막의 표면이 고체막으로 변한다.
본 발명에서, 상기 고체막으로 변한 후에, 상기 제2 절연막에 대한 제2 열처리 공정을 실시하는 단계를 더 포함한다.
본 발명에서, 상기 제2 열처리 공정은 100 내지 200℃ 온도에서 실시된다.
본 발명에서, 상기 제2 열처리 공정으로 상기 고체막이 가스 형태로 분해되면서 상기 제2 절연막이 식각된다.
본 발명에서, 상기 제2 절연막은 100 내지 500Å 두께로 식각된다.
본 발명에서, 상기 제3 절연막은 PSZ막, LPTEOS막, HTO막, O3-TEOS막 및 HDP-CVD 절연막으로 형성된다.
본 발명에서, 상기 HDP-CVD 절연막을 사용하는 경우, SiH4 가스, O2 가스, He 가스 및 H2 가스를 포함하는 반응 가스를 사용한다.
본 발명에서, 상기 HDP-CVD 절연막을 사용하는 경우, 20 내지 50mTorr의 압력 및 400 내지 700℃의 온도 조건을 이용한다.
본 발명에서, 상기 O3-TEOS막을 사용하는 경우, 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3 반응 소스를 이용하여 500 내지 700Torr의 압력 및 500 내지 600℃의 온도 조건으로 실시된다.
본 발명에서, 상기 제3 절연막은 1000 내지 3000Å 두께로 형성된다.
본 발명에서, 상기 제3 절연막은 상기 제2 절연막보다 식각률이 빠르다.
본 발명에서, 상기 제2 절연막으로 LPTEOS막 또는 HTO막을 사용하는 경우 1.1Å/초의 식각률을 갖는다.
본 발명에서, 제3 절연막으로 LPTEOS막을 사용하는 경우 3.5Å/초의 식각률을 가지며, HTO막을 사용하는 경우 2.0Å/초의 식각률을 가지며, PSZ막을 사용하는 경우 3.5Å/초의 식각률을 갖는다.
본 발명에서, 상기 제3 절연막을 형성하는 단계 후에, 상기 소자분리 마스크막이 노출되도록 상기 제3 절연막에 대해 평탄화 공정을 실시하는 단계를 더 포함 한다.
본 발명에서, 상기 제2 식각 공정은 습식 에치백 공정으로 실시한다.
본 발명에 따르면, 소자분리막을 형성하기 위하여 소자분리 영역에 형성된 트렌치가 채워지도록 절연막을 매립하는 공정 시 각각 식각률 차이를 갖는 다층의 절연막을 이용할 수 있다. 이로써, 소자분리막의 EFH를 조절하기 위한 식각 공정 시, 소자분리막을 이루는 다층 절연막 간에 식각률 차이에 의해 중앙 영역이 양쪽 영역보다 더 움푹 패인 'V' 자 형태 또는 'U' 자 형태로 구현될 수 있다. 따라서, 기존에 비해 소자분리막의 높이를 낮추면서도 셀 간 간섭 효과가 개선될 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.
도 1a를 참조하면, 활성 영역(A)에는 제1 절연막(112), 도전막(114) 및 소자분리 마스크막(118)을 포함한 다층막이 형성되고, 소자분리 영역(F)에는 트렌치(120)가 형성된 반도체 기판(110)이 제공된다. 제1 절연막(112)은 터널 절연막 또는 게이트 절연막일 수 있다. 또한, 도전막(114)은 예를 들어, 플래시 메모리 소자일 경우 플로팅 게이트 일 수 있으며, 일반적인 트랜지스터를 포함하는 반도체 소자일 경우 통상의 게이트 패턴일 수 있다. 한편, 소자분리 마스크막(118)에는 패드 질화막(116) 및 패드 산화막(117)이 포함될 수 있다.
여기서, 상기의 트렌치(120)가 형성된 후 발생된 식각 손상을 완화하기 위하여 열 산화 공정으로 트렌치(120)의 내벽 및 반도체 기판(110)의 활성 영역에 형성된 다층막(즉, 제1 절연막(112), 도전막(114) 및 소자분리 마스크막(118))의 표면에 월 산화막(미도시)을 형성하는 것이 바람직하다.
이어서, 이러한 반도체 기판(110)이 제공된 상태에서, 트렌치(120)가 형성된 소자분리 영역(F)을 포함한 반도체 기판(110)상에 트렌치(120)의 일부가 채워지도록 제2 절연막(122)을 형성한다. 이후, 제2 절연막(122)이 치밀화 되도록 제1 열처리 공정을 수행한다. 이러한 제1 열처리 공정은 N2 가스 분위기에서 700 내지 1000℃로 30 내지 90분 동안 실시되는 것이 바람직하다.
여기서, 제2 절연막(122)은 스텝커버리지(Stepcoverage)가 우수한 절연막으로 형성되는 것이 적합하다. 이러한 스텝커버리가 우수한 절연막으로는 예를 들어, LPTEOS(Low Pressure Tetra-Ethyl-Ortho-Silicate)막, HTO(Hot Temperature Oxide)막, O3-TEOS막 및 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 절연막을 포함하며 이들 절연막들 중 어느 하나를 이용하여 제2 절연막(122)을 형성할 수 있다. 또한, HDP-CVD 절연막으로는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막 및 BPSG(Boron Phosphorus Silicate Glass)막 등이 포함될 수 있다. 즉, HDP-CVD 절연막을 이용한 제2 절연막(122) 형성 시, 도 1a에서 보듯이, 직진성이 강한 공정 특성 상 도전막(114)을 포함한 다층막 상부에 비해 트렌치(120) 영역에 제2 절연막(122)이 더 많이 증착될 수 있다.
구체적으로, 제2 절연막(122)으로 상기와 같은 절연막들 중, O3-TEOS막을 이용하는 경우, 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3 반응 소스를 이용하여 500 내지 700Torr의 압력 및 500 내지 600℃의 온도 조건으로 실시될 수 있다. 즉, 이러한 공정 조건을 적용하여 증착된 제2 절연막(122)은 100 내지 500Å 두께로 형성될 수 있다. 이렇게 형성된 제2 절연막(122)은 도 1a에서 보듯이, 반도체 기판(110) 상부에서 측벽 사이의 거리 'P'가 좁아진다. 이후, 반도체 기판(110) 상부에 형성된 다층막 사이의 공간을 완전히 채우기 위해 후속 절연막 매립 공정을 실시하는 경우, 다층막 측벽에 형성된 제2 절연막(122)의 간격(P)이 너무 좁아 갭필 특성이 저하될 수 있다. 이러한 갭필 특성 저하 문제를 해소하기 위하여 도 1b에서와 같은 공정을 실시할 수 있다.
도 1b를 참조하면, 다층막 측벽에 형성된 제2 절연막(122) 사이의 간격 즉, 'P'(도 1a)의 간격이 넓어지도록 제2 절연막(122)의 제1 식각 공정을 실시한다. 제1 식각 공정은 건식 클린 식각 공정으로 실시된다. 이러한 건식 클린 식각 공정은 HF 가스를 주입하여 제2 절연막(122)과 반응시키거나, 또는 HF 가스 및 NH3 가스의 혼합으로 주입하여 제2 절연막(122)과 반응시킬 수 있다. 이러한 메커니즘을 예를 들어, 반응식 1을 참조하여 설명하면 다음과 같다.
① 2NH3 + 3HF → NH4F + NH4F·HF
② NH4F + NH4F·4HF + SiO2 → (NH4)2SiF6 + H2O
③ (NH4)2SiF6 → SiF4 + 2NH3 + 2HF
반응식 1을 참조하면, ① 단계에서는 2NH3 가스와 3HF 가스를 혼합하여 배위 결합을 이루는 NH4F 가스와 NH4F·HF 가스가 발생한다. ② 단계에서는 SiO2(제2 절연막(122))가 ①에서 발생한 혼합가스인 NH4F 가스 및 NH4F·4HF 가스와 접하여 고체(solid) 상태인 (NH4)2SiF6로 변이되고 H2O는 배출된다. 이어서, ③ 단계에서는 (NH4)2SiF6가 형성된 이후에, 제2 열처리 공정을 실시하면 (NH4)2SiF6는 SiF4 가스, 2NH3 가스 및 2HF 가스로 승화되어 배출된다. 이때, 제2 열처리 공정은 100℃ 내지 200℃의 온도를 가하여 실시할 수 있다. 이러한 반응에 의해, 소자분리 영역(F)에서 다층막 측벽에 형성된 제2 절연막(122) 사이의 간격을 'Q' 거리 만큼 넓힐 수 있다. 이로써, 소자분리 영역(F)에서 종횡비가 낮아지고, 후속의 제3 절연막 매립 공정 시 갭필 특성을 크게 향상시킬 수 있다.
도 1c를 참조하면, 도 1b에서의 'Q' 거리만큼 간격이 넓어진 다층막이 형성된 제2 절연막(122)을 포함한 소자분리 영역(F)이 채워지도록 제3 절연막(124)을 형성하되, 제2 절연막(122)과 식각률의 차이를 갖는 제3 절연막(124)을 형성한다. 즉, 제3 절연막(124)이 제2 절연막(122)보다 식각률이 빠른 절연막을 형성하는 것이 바람직하다. 이렇게 제3 절연막(124)이 제2 절연막(122)보다 식각률이 빠르게 하기 위해서는 제3 절연막(124) 형성 후, 열처리 공정을 수행하지 않는다.
구체적으로, 제3 절연막(124)은 PSZ막, LPTEOS막, HTO막, O3-TEOS막 및 HDP-CVD 절연막 중의 어느 하나의 절연막으로 형성한다. 이때, 상기와 같은 절연막들 중 어느 하나의 절연막을 이용하여 제3 절연막(124)을 형성한 후, 상기에서도 전술하였듯이, 열처리 공정을 실시하지 않는다. 이는 제2 절연막(122)과의 식각률 차이를 발생시키기 위함이다. 즉, 이렇게 열처리 공정을 실시하지 않음으로써 막질의 치밀화 특성이 저하되어 후속의 식각 공정 시 제2 절연막(122)보다 제3 절연막(124)의 식각률이 빠를 수 있다.
예를 들어, 제3 절연막(124)으로 HDP-CVD 절연막을 사용하는 경우, SiH4 가스, O2 가스, He 가스 및 H2 가스를 포함하는 반응 가스를 사용하며, 20 내지 50mTorr의 압력 및 400 내지 700℃의 온도 조건을 이용할 수 있다. 또한, 제3 절연막(124)으로 O3-TEOS막을 사용하는 경우, 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3 반응 소스를 이용하여 500 내지 700Torr의 압력 및 500 내지 600℃ 의 온도 조건으로 실시될 수 있다. 이로써, 1000 내지 3000Å 두께의 제3 절연막(124)을 형성할 수 있다. 이러한 제3 절연막(124)은 후속의 평탄화 공정 시 버퍼막의 기능을 하도록 형성된다.
도 1d를 참조하면, 제3 절연막(124)을 형성한 후, 소자분리 마스크막(118)이 노출되도록 제3 절연막(124)에 대해 평탄화 공정을 실시한다. 평탄화 공정은 통상의 화학기계적 연마 공정 또는 전면 에치백 공정을 통해 실시될 수 있다.
이어서, 제2 및 제3 절연막(122 및 124)의 식각률 차이를 이용한 제2 식각 공정을 실시하여 소자분리막(123)을 형성한다. 즉, 소자분리막(123)의 유효필드산화막 높이를 조절하기 위한 제2 식각 공정 시 전술한 바와 같은 공정 단계들에 의해 제3 절연막(124)은 제2 절연막(122)보다 식각이 빠르게 진행될 수 있다. 이때, 제1 절연막(112)이 노출되지 않는 범위 내에서 식각 공정을 실시하는 것이 바람직하다. 또한, 제2 식각 공정은 습식 에치백 공정으로 실시될 수 있다.
따라서, 소자분리막(123)은 제1 및 제2 절연막(122 및 124)의 식각률 차이에 의해 중앙 영역이 양쪽 영역보다 더 움푹 패인 'V' 자 형태 또는 'U' 자 형태로 구현될 수 있다. 이로써, 기존에 비해 소자분리막(123)의 높이를 낮추면서도 셀 간 간섭 효과가 개선될 수 있다.
한편, 전술한 바와 같은 제2 식각 공정 시 제2 및 제3 절연막(122 및 124)에 사용되는 각각 다른 종류의 막들에 대한 식각 비율은 구체적으로 다음과 같다.
제2 절연막(122)으로 LPTEOS막 또는 HTO막을 사용하는 경우 1.1Å/초의 식각률을 갖는다. 제3 절연막(124)으로 열처리 되지 않은 LPTEOS막을 사용하는 경우 3.5Å/초의 식각률을 가지며, 열처리 되지 않은 HTO막을 사용하는 경우 2.0Å/초의 식각률을 가지며, PSZ막을 사용하는 경우 3.5Å/초의 식각률을 갖는다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.
110 : 반도체 기판 112 : 제1 절연막
114 : 도전막 116 : 패드 질화막
117 : 패드 산화막 118 : 소자분리 마스크막
120 : 트렌치 122 : 제2 절연막
123 : 소자 분리막 124 : 제3 절연막`

Claims (23)

  1. 활성 영역에는 제1 절연막, 도전막 및 소자분리 마스크막을 포함한 다층막이 형성되고, 소자분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치의 일부가 채워지도록 상기 반도체 기판상에 제2 절연막을 형성하는 단계;
    상기 다층막의 측벽에 형성된 상기 제1 절연막 사이의 간격이 넓어지도록 상기 제2 절연막의 제1 식각 공정을 실시하는 단계;
    상기 트렌치를 포함한 상기 다층막 사이의 공간이 채워지도록 상기 제2 절연막과 식각률 차이를 갖는 제3 절연막을 상기 제2 절연막 상에 형성하는 단계; 및
    상기 제2 및 제3 절연막의 식각률 차이를 이용한 제2 식각 공정을 실시하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 절연막을 형성하는 단계는 상기 제2 절연막에 대해 제1 열처리 공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 열처리 공정은 N2 가스 분위기에서 700 내지 1000℃로 30 내지 90분 동안 실시하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 절연막은 LPTEOS막, HTO막, O3-TEOS막 및 HDP-CVD 절연막 중 어느 하나를 이용하여 형성되는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 O3-TEOS막을 이용하는 경우, 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3 반응 소스를 이용하여 500 내지 700Torr의 압력 및 500 내지 600℃의 온도 조건으로 실시되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제2 절연막은 100 내지 500Å 두께로 형성되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1 식각 공정은 건식 클린 식각 공정으로 실시되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제1 식각 공정은 HF 가스를 주입하여 상기 제2 절연막과 반응시키거나, 상기 HF 가스 및 NH3 가스의 혼합으로 가스를 주입하여 상기 제2 절연막과 반응시키는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반응에 의해 상기 제2 절연막의 표면이 고체막으로 변하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 고체막으로 변한 후에, 상기 제2 절연막에 대한 제2 열처리 공정을 실 시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2 열처리 공정은 100 내지 200℃ 온도에서 실시되는 반도체 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제2 열처리 공정으로 상기 고체막이 가스 형태로 분해되면서 상기 제2 절연막이 식각되는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제2 절연막은 100 내지 500Å 두께로 식각되는 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제3 절연막은 PSZ막, LPTEOS막, HTO막, O3-TEOS막 및 HDP-CVD 절연막으로 형성되는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 HDP-CVD 절연막을 사용하는 경우, SiH4 가스, O2 가스, He 가스 및 H2 가스를 포함하는 반응 가스를 사용하는 반도체 소자의 제조 방법.
  16. 제 14 항에 있어서,
    상기 HDP-CVD 절연막을 사용하는 경우, 20 내지 50mTorr의 압력 및 400 내지 700℃의 온도 조건을 이용하는 반도체 소자의 제조 방법.
  17. 제 14 항에 있어서,
    상기 O3-TEOS막을 사용하는 경우, 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3 반응 소스를 이용하여 500 내지 700Torr의 압력 및 500 내지 600℃의 온도 조건으로 실시되는 반도체 소자의 제조 방법.
  18. 제 1 항에 있어서,
    상기 제3 절연막은 1000 내지 3000Å 두께로 형성되는 반도체 소자의 제조 방법.
  19. 제 1 항에 있어서,
    상기 제3 절연막은 상기 제2 절연막보다 식각률이 빠른 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제2 절연막으로 LPTEOS막 또는 HTO막을 사용하는 경우 1.1Å/초의 식각률을 갖는 반도체 소자의 제조 방법.
  21. 제 19 항에 있어서,
    제3 절연막으로 LPTEOS막을 사용하는 경우 3.5Å/초의 식각률을 가지며, HTO막을 사용하는 경우 2.0Å/초의 식각률을 가지며, PSZ막을 사용하는 경우 3.5Å/초의 식각률을 갖는 반도체 소자의 제조 방법.
  22. 제 1 항에 있어서,
    상기 제3 절연막을 형성하는 단계 후에, 상기 소자분리 마스크막이 노출되도록 상기 제3 절연막에 대해 평탄화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  23. 제 1 항에 있어서,
    상기 제2 식각 공정은 습식 에치백 공정으로 실시되는 반도체 소자의 제조 방법.
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