KR20020092682A - 반도체 장치의 절연막 형성 방법 - Google Patents

반도체 장치의 절연막 형성 방법 Download PDF

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Abstract

반도체 장치의 절연막 형성 방법이 제공된다. 이 방법은 반도체기판 상에 갭 영역을 갖는 복수개의 물질막 패턴을 형성하고, 갭 영역을 포함하는 반도체기판 전면에 절연막을 증착한 후, 갭 영역의 하부면 상에 절연막의 일부가 남도록 절연막을 식각하는 단계를 포함한다. 이후, 절연막을 증착 및 식각하는 단계를 적어도 1회 더 반복적으로 실시한 후, 그 결과물 전면에 상부 절연막을 증착하여 갭 영역을 완전히 채운다. 이 방법은 게이트 패턴 또는 금속 배선 사이의 갭 영역의 매립에 사용될 수 있다. 하지만 갭필 공정이 어려운 트렌치 소자분리막 형성 공정에도 이 방법이 사용될 수 있다. 이 방법에 의해, 종횡비가 큰 갭 영역을 공극없이 매립할 수 있다.

Description

반도체 장치의 절연막 형성 방법{Method of Forming Dielectric layer in Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 장치의 절연막 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 반도체 장치를 구성하는 구조물들 사이갭(gap) 영역의 종횡비는 증가한다. 특히 이러한 현상은 메모리 소자에서 워드라인을 구성하는 게이트 라인 또는 비트라인을 구성하는 금속 배선 사이에서 두드러진다.
이와 같이, 갭 영역의 종횡비가 증가함에 따라, 통상의 방법으로 증착되는 절연막은 상기 갭 영역을 완전히 매립하지 못하고, 그 내부에 공극(void)을 포함하게 된다. 상기 공극은 도전 패턴들 사이의 브리지(bridge) 경로가 되는 문제점을 갖는다.
상기 절연막으로 BPSG 막(BoroPhosphoSilicate glass), USG 막(Undoped Silicate Glass) 및 HDP 산화막(high density plasma oxide) 등이 주로 사용된다. 하지만 상기 BPSG 막은 평탄한 상부면을 얻기 위해 800℃ 이상의 리플로우(reflow) 공정이 필요하여, 접합 영역 내에 주입된 불순물들의 확산을 유발한다. 이에 따라, 좁은 채널 길이(short channel length)를 갖는 고집적 소자에서는 상기 BPSG 막을 매립용 절연막으로 사용하기 어렵다. 또한 상기 USG막은 갭 영역 매립 특성이 불량하여 고집적 소자에 적용하기 어렵다.
한편, 상기 HDP 산화막은 저온에서 증착 가능하고, 매립 특성이 우수하다. 그러나, 상기 HDP 산화막을 매립 절연막으로 사용될지라도, 종횡비가 큰 갭 영역을 매립하는데는 한계를 갖는다. 일반적으로 상기 HDP 산화막에 의한 갭필 한계는 갭 영역의 종횡비가 3:1 이상인 경우로 알려진다. 이러한 문제를 극복하기 위한 방법으로는 한국특허출원 제 10-1999-015624호에서 제시된 방법이 있다.
도 1 내지 도 3은 종래 기술, 특히 한국특허출원 제 10-1999-015624호에서 제시된 방법에 따른 반도체 장치의 절연막 형성 방법을 나타내는 공정단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 활성영역을 한정하는 소자분리막(11)을 형성한다. 상기 소자분리막(11)을 포함하는 반도체기판 상에 차례로 적층된 게이트 산화막 패턴(12), 다결정 실리콘 패턴(13), 실리사이드 패턴(14) 및 캐핑절연막 패턴(15)으로 이루어진 게이트 패턴(16)을 형성한다. 반도체 장치의 고집적화에 따라, 상기 게이트 패턴(16) 사이의 간격은 줄어드는 반면 그 높이는 점점 높아지는 추세이다. 이에 따라, 상기 게이트 패턴(16)에 의해 둘러싸이는 갭 영역의 종횡비 역시 점점 커지는 추세이다.
상기 게이트 패턴(16)의 측벽에 게이트 스페이서(17)를 형성한다. 그 결과, 상기 게이트 패턴(16) 사이의 갭 영역에서의 종횡비는 더욱 커져서, 7:1을 넘기도 한다. 상기 게이트 스페이서(17)을 포함하는 반도체기판의 전면에 고밀도 플라즈마 화학기상증착(HDP CVD) 방식으로 제 1 산화막(18)을 증착한다.
도 2를 참조하면, 상기 제 1 산화막(18)을 등방성 식각의 방법으로 리세스하여, 상기 게이트 스페이서(17)을 노출시킨다. 이에 따라, 상기 갭 영역의 하부면 상에 그리고 상기 게이트 패턴(16)의 상부에 각각 제 1 산화막 패턴(19, 20)이 형성된다. 상기 갭 영역에 형성된 제 1 산화막 패턴(19)에 의해, 상기 게이트 패턴(16) 사이 갭 영역의 종횡비는 줄어든다.
도 3을 참조하면, 상기 제 1 산화막 패턴(19,20)을 포함하는 반도체기판 전면에 고밀도 플라즈마 화학기상증착 방식으로 제 2 산화막(21)을 증착한다.
상기 게이트 패턴(16) 사이에 개재되는 상기 리세스된 제 1 산화막 패턴(19)에 의해 상기 갭 영역의 종횡비는 줄어들지만, 상기한 바와 같이 7:1 이상의 종횡비를 갖는 갭 영역에서 상기 제 2 산화막(21)은 상기 갭 영역을 완전히 매립하지못하고 공극(22)을 형성한다. 상기 공극(22)은 상기 제 1 산화막(18) 형성 공정 도중, 발생할 수도 있다. 상기 게이트 패턴(16) 사이에 형성되는 공극(22)은 후속 평탄화 공정에서, 홈을 형성하여 비트라인 브리지의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 매립 특성이 향상된 절연막 형성 방법을 제공하는데 있다.
도 1 내지 도 3은 종래기술에 따른 반도체 장치의 절연막 형성 방법을 나타내는 공정단면도들이다.
도 4 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 절연막 형성 방법을 나타내는 공정단면도들이다.
도 9 내지 도 10은 본 발명의 바람직한 다른 실시예에 따른 반도체 장치의 절연막 형성 방법을 나타내는 공정단면도들이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 절연막의 증착 및 식각을 반복적으로 실시하는 절연막 형성 방법을 제공한다. 이 방법은 반도체기판 상에 갭 영역을 갖는 복수개의 물질막 패턴을 형성하고, 상기 갭 영역을 포함하는 반도체기판 전면에 절연막을 증착한 후, 상기 갭 영역의 하부면 상에 상기 절연막의 일부가 남도록 상기 절연막을 식각하는 단계를 포함한다. 상기 절연막을 증착 및 식각하는 단계는 적어도 1회 더 반복적으로 실시한 후, 그 결과물의 전면에 상부 절연막을 증착하여 상기 갭 영역을 완전히 채운다.
상기 물질막 패턴 사이의 상기 갭 영역에서 공극을 방지하기 위해, 상기 절연막은 상기 물질막 패턴 사이 간격의 절반보다 얇은 두께로 증착하는 것이 바람직하다. 또한 상기 절연막 및 상부 절연막은 고밀도 플라즈마 화학기상증착(high density plasma chemical vapor deposition; HDP CVD) 기술을 사용하여 형성되는 실리콘산화막인 것이 바람직하다. 이때, 상기 고밀도 플라즈마 화학기상증착 기술은 아르곤(Ar) 또는 헬륨(He) 등을 포함하는 불활성 가스를 스퍼터링 가스로 사용하는 것이 바람직하다. 상기 절연막을 식각하는 단계는 등방성 식각 또는 등방성 식각과 이방성 식각의 조합에 의해 실시되는 것이 바람직하다.
상기 물질막 패턴은 반도체기판 상에 형성된 게이트 패턴 또는 금속 배선일 수 있다. 하지만 갭필 공정에서 어려움을 갖는 또다른 반도체 장치 제조 단계의 하나인 트렌치 소자분리막 형성 공정에도 상기 방법이 사용될 수 있다. 이 방법은 반도체기판을 식각하여 반도체기판 내에 트렌치를 형성하고, 상기 트렌치를 포함하는 반도체기판 전면에 절연막을 증착한 후, 상기 트렌치의 하부에 상기 절연막의 일부가 남도록 상기 절연막을 식각하는 단계를 포함한다. 상기 절연막을 증착 및 식각하는 단계를 적어도 1회 더 반복적으로 실시한 후, 그 결과물 전면에 상기 트렌치를 완전히 채우는 상부 절연막을 증착한다.
상기 트렌치 형성 후, 상기 트렌치의 내벽에 열산화막을 형성하는 열산화 공정을 더 포함하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4 내지 도 9는 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 절연막 형성방법을 설명하는 공정단면도들이다.
도 4를 참조하면, 반도체기판(100) 상의 소정영역에 활성 영역을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 트렌치 기술을 사용하여 형성하는 것이 바람직하다. 상기 소자분리막(110)을 포함하는 반도체기판 상에 차례로 적층된 게이트 산화막 패턴(120), 다결정 실리콘 패턴(130), 실리사이드 패턴(140) 및 캐핑절연막 패턴(150)으로 이루어진 게이트 패턴(160)을 형성한다. 이에 따라, 상기 게이트 패턴(160)에 의해 둘러싸인 빈 영역인 갭 영역(400)이 형성된다. 상기 캐핑절연막 패턴(150)은 실리콘 질화막으로 형성하는 것이 바람직하다.
상기 게이트 패턴(160)을 이온주입 마스크로 사용하여 저농도 소오스/드레인 접합영역(도시하지 않음)을 형성한 후, 상기 게이트 패턴(160)의 측벽에 게이트 스페이서(170)를 형성한다. 상기 게이트 스페이서(170)는 실리콘 산화막에 대해 식각선택비를 가질수 있는 물질막, 예를 들어 실리콘 질화막으로 형성하는 것이 바람직하다. 즉, 상기 게이트 스페이서(170)는 상기 캐핑절연막(150)과 동일한 물질로 형성하는 것이 바람직하다. 상기 게이트 스페이서(170)를 이온주입 마스크로 사용하여 고농도 이온주입 공정을 실시함으로써, 상기 게이트 스페이서(170) 주변의 반도체기판에 고농도 소오스/드레인 접합영역(도시하지 않음)을 형성한다.
도 5를 참조하면, 상기 게이트 스페이서(170)를 포함하는 반도체기판의 전면에 제 1 절연막(180)을 증착한다. 상기 제 1 절연막(180)은 고밀도 플라즈마 화학기상증착(HDP CVD) 방식으로 형성되는 산화막인 것이 바람직하다. 상기 HDP 산화막 형성 공정은 아르곤(Ar) 가스 혹은 헬륨(He) 가스 등의 불활성 가스를 스퍼터링 가스(sputtering gas)로, 사일렌(silane) 가스 및 산소 가스를 공정 가스로 사용하여 실시하는 것이 바람직하다. 상기 사일렌 가스, 산소 가스 및 헬륨 가스의 유량은 각각 40 내지 120 sccm, 40 내지 300 sccm 및 20 내지 600 sccm인 것이 바람직하다. 또한 상기 HDP 산화막 증착 공정에서 하이 주파수 파워(high frequency power) 및 로우 주파수 파워(low frequency power)는 각각 500 내지 3000 W 및 2000 내지 4000 W의 범에서 실시되는 것이 바람직하다. 상기 하이 주파수 파워 및 상기 로우 주파수 파워는 13.56㎒의 주파수 및 400㎑의 주파수를 갖는 챔버내 전극에서의 파워이다.
상기 제 1 절연막(180)은 상기 갭 영역(400)의 폭, 즉 상기 게이트 스페이서(170) 사이 간격의 1/2 보다 얇은 두께로 증착하는 것이 바람직하다. 증착과 식각을 동시에 진행하는 HDP 산화막 형성 공정의 특성때문에, 상기 제 1 절연막(180)은 상기 게이트 패턴(160)의 상부에서 뾰족한 프로파일을 갖는다. 또한 상기 갭영역의 하부면 상에 형성된 제 1 절연막(180)의 두께는 상기 게이트 스페이서(170)의 측면에 형성된 제 1 절연막(180)의 두께보다 두꺼워진다.
도 6을 참조하면, 상기 제 1 절연막(180)을 식각하여, 상기 갭 영역(400)의 하부면 상에, 그리고 상기 게이트 패턴(160)의 상부에 각각 제 1 절연막 패턴(181,182)을 남긴다. 상기 제 1 절연막(180) 식각 공정은 상기 갭 영역(400)의 종횡비를 줄이기 위하여, 등방성 식각의 방법으로 실시하는 것이 바람직하다. 왜냐하면, 상기 제 1 절연막(180)은 상기 갭 영역(400) 하부에서의 수직 두께가 상기 스페이서(170) 측면에서의 수평 두께보다 두껍기 때문에, 상기 등방성 식각에 의해 상기 갭 영역(400)에서의 종횡비는 줄어든다. 이때, 상기 게이트 패턴(160) 상부의 제 1 절연막(180)도 그 뾰족한 프로파일때문에, 상기 식각 공정에 의해 뾰족한 프로파일을 갖는 제 1 절연막 패턴(182)을 형성한다.
또한 상기 갭 영역(400)에 상기 절연막을 잔존시키는 범위 내에서는, 상기 제 1 절연막(180)의 식각 공정을 등방성 식각 또는 이방성 식각에 의해 실시하거나, 등방성 식각 및 이방성 식각을 혼합한 방식으로 실시할 수도 있다. 상기 등방성 식각 공정은 불산(HF)를 포함하는 습식 식각 용액, 예를 들자면 불산과 탈이온수의 혼합용액 및 불산과 불화암모늄(NH4F)의 혼합용액 등을 사용하여 실시하는 것이 바람직하다. 또한 상기 이방성 식각 공정은 Ar, CF4, CHF3,헬륨, CH2F2및 산소 중 적어도 어느 하나를 식각 가스로 사용하여, 로우 주파수 파워 및 하이 주파수 파워 모두 2000 내지 4500W의 범위에서 실시하는 것이 바람직하다.
도 7을 참조하면, 상기 제 1 절연막 패턴(181,182)이 형성된 반도체기판 전면에 제 2 절연막(190)을 증착한다. 상기 제 2 절연막(190) 증착 공정은 상기 제 1 절연막(180) 증착 공정의 공정 조건과 동일하게 진행하는 것이 바람직하다. 즉, 상기 제 2 절연막(190)은 고밀도 플라즈마 화학기상증착(HDP CVD) 방식으로 형성되는 산화막인 것이 바람직하다.
상기 제 2 절연막(190)은 상기 갭 영역(400) 하부면 상에 적층된 제 1 절연막 패턴(181)에 의해, 상기 제 1 절연막 패턴(181)이 형성되기 전의 갭 영역(400)보다 줄어든 종횡비를 갖는 갭 영역(400)을 매립하게 된다. 하지만, 현대의 많은 고집적 반도체 장치에서 상기 갭 영역(400)은 공극없이 상기 제 2 절연막(190)으로도 매립하기 어려울 정도의 큰 종횡비, 즉 상기한 바와 같이 7:1 이상의 종횡비를 갖는다. 이 경우, 상기 제 2 절연막(190)으로 상기 갭 영역(400)을 공극없이 매립할 수는 없다. 따라서, 상기 갭 영역(400)의 종횡비를 좀 더 줄이기 위해, 도 4 및 도 5에서 설명한 단계를 더 실시하는 것이 바람직하다. 이를 위해, 상기 제 2 절연막(190)의 증착 두께는 상기 제 1 절연막 패턴(181)이 형성된 상기 갭 영역(400)의 폭, 즉 상기 게이트 스페이서(170) 사이의 간격의 절반 이하인 것이 바람직하다.
도 8을 참조하면, 상기 제 2 절연막(190)을 식각하여, 상기 갭 영역에 형성된 제 1 절연막 패턴(181) 상에 제 2 절연막 패턴(191)을 남긴다. 상기 제 2 절연막(190) 식각 공정은 도 3에서 설명한 방법과 동일하게 실시하는 것이 바람직하다. 즉, 상기 제 1 절연막(180) 식각 단계에서와 동일하게 등방성 식각의 방법으로 실시하는 것이 바람직하다. 이 경우에도, 상기 제 2 절연막(190)은 수직 두께가 수평 두께보다 두껍기 때문에, 상기 등방성 식각에 의해 상기 갭 영역(400)에서의 종횡비는 줄어든다.
또한 상기 갭 영역(400)의 제 1 절연막 패턴(181) 상에 형성된 상기 제 2 절연막 패턴(191)에 의해, 상기 갭 영역(400)의 종횡비는 상기 제 2 절연막 패턴(191) 형성 이전보다 더 줄어든다. 이때, 상기 갭 영역(400)의 종횡비가 HDP 산화막으로 공극없이 매립할 수 있는 한계를 나타내는 한계 종횡비보다 클 경우,도 4 및 도 5에서 설명한 과정을 반복하여 실시하는 것이 바람직하다. 상기 한계 종횡비는 일반적으로 3:1인 것으로 알려진다. 이에 따라, 상기 갭 영역(400)의 종횡비는 한계 종횡비 이하로 낮아진다.
도 9를 참조하면, 상기 결과물 전면에 상부 절연막(200)을 형성한다. 상기 상부 절연막(200) 증착 공정은 상기 제 1 및 제 2 절연막(180,190) 증착 공정의 공정 조건과 동일하게 진행하는 것이 바람직하다. 즉, 상기 상부 절연막(200)은 고밀도 플라즈마 화학기상증착(HDP CVD) 방식으로 형성되는 산화막인 것이 바람직하다. 또는 상기 상부 절연막(200)은 다른 실리콘 산화막, 예를 들어 USG(undoped silicate glass) 또는 PE-TEOS 등을 사용하여 형성할 수도 있다.
이때, 상기 제 1 및 제 2 절연막(181,191)이 형성된 갭 영역(400)은 상기 한계 종횡비보다 작은 종횡비를 가지므로, 상기 상부 절연막(200)은 공극없이 상기 갭 영역(400)을 매립할 수 있다. 물론 상기 한계 종횡비는 매립될 상기 상부 절연막(200)의 종류에 의존적이다.
도 4 내지 도 9에서 설명한 내용은 상기 게이트 패턴(160) 사이의 갭 영역(400)을 공극없이 절연막으로 매립하는 방법을 설명한 것이다. 하지만 도 4 내지 도 9에서 설명한 방법은 금속 배선 사이의 갭 영역을 매립하는 단계에서도 사용될 수 있다.
도 10 내지 도 11은 본 발명의 바람직한 다른 실시예에 따른 반도체 장치의 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 10을 참조하면, 반도체기판(300) 상에 차례로 적층된 패드 산화막패턴(310), 질화막 패턴(320) 및 HTO 산화막 패턴(330)로 구성된 트렌치 마스크 패턴(340)을 형성한다. 상기 트렌치 마스크 패턴(340)을 식각 마스크로 사용하여 상기 반도체기판(300)을 식각함으로써, 트렌치(350)를 형성한다. 그 후, 상기 트렌치(350) 내벽에 열산화막(도시하지 않음)을 형성하는 열공정을 더 실시하는 것이 바람직하다.
도 11을 참조하면, 상기 트렌치(350)의 하부면 상에 차례로 적층된 제 1 절연막 패턴(360), 제 2 절연막 패턴(370) 및 상부 절연막(380)을 형성한다. 상기 상부 절연막(380)은 상기 제 2 절연막 패턴(370) 뿐만이 아니라 상기 트렌치 마스크 패턴(340)의 상부면도 덮는다.
상기 제 1 절연막 패턴(360)은 도 5 및 도 6에서 설명한 방법에 따라 형성되고, 상기 제 2 절연막 패턴(370)은 도 7 및 도 8에서 설명한 방법에 따라 형성된다. 또한 상기 상부 절연막(380)은 도 9에서 설명한 방법에 따라 형성된다. 따라서, 상기 제 1 및 제 2 절연막 패턴(360, 370) 그리고 상기 상부 절연막(380)은 고밀도 플라즈마 화학기상증착 방법에 따라 형성되는 실리콘산화막(HDP 산화막)인 것이 바람직하다. 또한 상기 제 1 및 제 2 절연막 패턴(360, 370)은 등방성 식각 공정을 통해 형성되는 것이 바람직하다.
또한 상기 제 2 절연막 패턴(370)이 형성된 트렌치 영역이 상기 한계 종횡비보다 큰 종횡비를 가질 경우, 도 8에서 설명한 것처럼, 또다른 절연막 층을 도 4 및 도 5의 방법으로 더 형성할 수도 있다. 이 경우, 상기 제 1 및 제 2 절연막 패턴(360, 370) 그리고 상기 상부 절연막(380)은 공극을 포함하지 않는 트렌치 소자분리막을 구성한다.
본 발명에 따르면, 절연막의 증착 및 식각을 반복적으로 실시하는 절연막 형성 방법을 사용함으로써, 절연막의 매립 특성을 향상시킨다. 그 결과, 트렌치, 게이트 패턴 사이 또는 금속 배선 사이의 갭 영역을 공극없이 매립할 수 있다.

Claims (9)

  1. 반도체기판 상에 복수개의 물질막 패턴을 형성함으로써, 상기 물질막 패턴 사이에 갭 영역을 형성하는 단계;
    상기 갭 영역을 포함하는 반도체기판의 전면에 절연막을 증착하는 단계;
    상기 갭 영역의 하부면 상에 상기 절연막의 일부가 남도록 상기 절연막을 식각하는 단계;
    상기 절연막을 증착 및 식각하는 단계를 적어도 1회 이상 반복적으로 실시하는 단계; 및
    상기 반복적으로 증착 및 식각된 절연막을 포함하는 반도체기판의 전면에 상부 절연막을 증착하여, 상기 갭 영역을 완전히 채우는 단계를 포함하는 반도체 장치의 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 상기 물질막 패턴 사이 간격의 절반보다 얇은 두께로 증착하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 절연막을 식각하는 단계는 등방성 식각 또는 등방성 식각과 이방성 식각의 조합에 의해 실시되는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 절연막 및 상부 절연막은 고밀도 플라즈마 화학기상증착(high density plasma chemical vapor deposition; HDP CVD) 기술을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  5. 제 4 항에 있어서,
    상기 고밀도 플라즈마 화학기상증착 기술은 아르곤(Ar) 또는 헬륨(He) 등을 포함하는 불활성 가스를 스퍼터링 가스로 사용하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 절연막 및 상부 절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 물질막 패턴은 반도체기판 상에 형성된 게이트 패턴 또는 금속 배선인 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  8. 반도체기판을 식각하여 반도체기판 내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 반도체기판 전면에 절연막을 증착하는 단계;
    상기 트렌치의 하부에 상기 절연막의 일부가 남도록 상기 절연막을 식각 하는 단계;
    상기 절연막을 증착 및 식각하는 단계를 적어도 1회 이상 반복적으로 실시하는 단계; 및
    상기 반복적으로 증착 및 식각된 절연막을 포함하는 반도체기판의 전면에 상기 트렌치를 완전히 채우는 상부 절연막을 증착하는 단계를 포함하는 반도체 장치의 절연막 형성 방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 형성한 후, 상기 트렌치의 내벽에 열산화막을 형성하는 열산화 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
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