KR100240891B1 - 반도체장치의 캐패시터용 하부전극 형성방법 - Google Patents

Abstract

도핑된 희생산화막과 도핑되지 않은 산화막 사이의 높은 식각선택비를 이용하여 실린더형 하부전극을 형성하는 방법에 대해 개시하고 있다. 본 발명은 PECVD공정에 의해 TEOS 산화막을 실린더형으로 형성하는 단계와 상기 실린더형 TEOS 산화막 상에 폴리실리콘막을 형성하는 단계를 구비하는 반도체장치의 캐패시터용 하부전극 형성방법에 있어서, 상기 TEOS 산화막을 실린더형으로 형성하는 단계가 TEOS 산화막 및 BPTEOS막의 식각선택비의 차이를 이용하여 상기 BPTEOS막을 무수 불산의 증기에 의해 식각함으로써 실린더형 TEOS 산화막을 남기는 단계를 포함하는 것을 주된 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법을 제공한다. 본 발명에 의하면, 희생산화막과 하부구조용 치밀한 산화막 사이의 식각선택비를 높일 수 있으므로, 치밀한 산화막에 발생하는 언더컷을 방지할 수 있다. 따라서, 안정적으로 캐패시터의 용량을 증대시킬 수 있다.

Description

반도체장치의 캐패시터용 하부전극 형성방법

본 발명은 반도체장치의 캐패시터용 하부전극 형성방법에 관한 것으로서, 특히 도핑된 희생산화막과 도핑되지 않은 산화막 사이의 높은 식각선택비를 이용하여 실린더형 하부전극을 형성하는 방법에 관한 것이다.

현재, 반도체장치 제조기술의 발달과 응용분야의 확장에 따라 고집적 대용량의 메모리 소자의 개발이 진척되고 있다.

이러한 회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하지만 셀 캐패시턴스는 특정한 값 이상을 가져야 한다.

특히, 정보의 저장수단인 캐패시터와 이에 신호전달을 제어가능하게 하는 수단인 스위칭 트랜지스터로 구성된 DRAM(Dynamic Random Access Memory)장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 캐패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러(soft error)율을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 특정값 이상의 셀 캐패시턴스의 확보가 필요하다.

메모리 셀에서의 캐패시터는 하부전극(storage node)과 유전체 그리고 플레이트전극(plate electrode)으로 구성되며, 작은 면적 내에서 보다 큰 캐패시턴스를 얻기 위해서 다음 식이 나타내는 3가지 파라미터의 측면에서 연구가 이루어지고 있다.

상기 수학식 1에서, C는 캐패시턴스, ε은 유전율, d는 캐패시터 유전체막의 두께, A는 캐패시터의 유효면적을 각각 나타낸다.

그 첫째는 유전체막의 두께 감소, 둘째는 캐패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다.

첫째로 유전체막의 두께를 감소시키는 방법은 두께가 얇아질수록 유전체의 누설전류가 커지고 파괴전압이 낮아진다는 점에서 한계가 있다.

유전체막의 두께가 한계값 이하로 낮아지면 터널링(tunneling)에 의한 누설전류가 증가하거나, 내산화성을 잃어 오히려 등가산화막이 증가할 수도 있다

둘째로 캐패시터의 유효면적을 증가시키기 방법은 캐패시터의 전극을 플래너(planar)형에서 트렌치(trench)형, 스택(stack)형, 실린더(cylinder)형 또는 이들의 복합형 등 다양한 종류의 입체구조로 캐패시터의 전극을 형성함으로써 구현되고 있다.

셋째로 고 유전율을 지니는 유전체를 사용하는 방법은 물리적 두께에 비하여 등가산화막의 두께를 얇게 할 수 있어서 캐패시턴스를 쉽게 증가시킬 수 있다는 이점이 있으나, 고 유전율을 지니는 물질의 대부분이 높은 누설전류특성을 나타내기 때문에 고집적 반도체장치에 직접 적용하기는 어려운 상황이다.

따라서, 현재 많이 사용되는 방법 중의 하나가 실린더형의 입체구조로 캐패시터의 전극을 형성하는 것이다.

종래 기술에 있어서, 실린더형의 입체구조로 캐패시터의 전극을 형성하는 방법에는 대부분 선택적으로 희생산화막을 식각(selective etching)하는 공정이 포함된다. 이 때, 희생산화막으로는 도핑된 CVD 산화막이 사용되며, 캐패시터의 하부전극을 지탱하는 하부구조에는 도핑되지 않은 치밀한 산화막(undoped dense oxide)이 사용된다. 그러나, 희생산화막과 하부구조용 치밀한 산화막 사이의 식각선택비를 높일 수 있는 공정을 적용하지 못하기 때문에, 하부구조용 치밀한 산화막이 손상을 받는 언더컷(under cut)현상이 발생하는 문제점이 있다.

상기한 문제점을 해결하기 위한 본 발명의 목적은 희생산화막과 하부구조용 치밀한 산화막 사이의 식각선택비를 높일 수 있는 반도체장치의 캐패시터용 하부전극 형성방법을 제공하는 데 있다.

도1은 본 발명의 실시예에 따른 캐패시터용 하부전극 형성방법을 구현하기에 앞서 반도체기판 상에 이미 형성된 하부구조를 나타낸 단면도,

도2 내지 도6은 본 발명의 실시예에 따른 캐패시터의 하부전극을 지탱하는 실린더형 하부구조를 형성하는 공정단계를 나타낸 요부단면도,

도7은 완성된 실린더형 캐패시터를 포함한 구조를 개략적으로 나타내는 단면도이다.

* 도면의 주요부분에 대한 부호의 설명 *

60 … 제2 층간절연막 70 … 제1 TEOS 산화막

90 … 비트라인 100 … BPTEOS막

100' … BPTEOS막 패턴 72 … 제2 TEOS 산화막

72' … 실린더형 제2 TEOS 산화막

110 … 하부전극 120 … 플레이트전극

상기한 목적을 달성하기 위한 본 발명의 반도체장치의 캐패시터용 하부전극 형성방법은, 플라즈마 향상 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 약칭한다)공정에 의해 TEOS(TetraEthylOrthoSilicate) 산화막을 실린더형으로 형성하는 단계와 상기 실린더형 TEOS 산화막 상에 폴리실리콘막을 형성하는 단계를 구비하는 반도체장치의 캐패시터용 하부전극 형성방법에 있어서, 상기 TEOS 산화막을 실린더형으로 형성하는 단계는, (a) 반도체기판 상에 하부구조를 형성하는 단계와; (b) 상기 하부구조 상에 BPSG(BoroPhosphoSilicate Glass)막을 증착하는 단계와; (c) 상기 BPSG막 상에 제1 TEOS 산화막을 증착하는 단계와; (d) 상기 제1 TEOS 산화막 상에 희생산화막 역할을 수행할 BPTEOS(Boro PhosphoTetraEthylOrthoSilicate)막을 증착하는 단계와; (e) 실린더구조가 형성될 부분의 상기 BPTEOS막에 대해서만 포토리소그래피공정 및 식각공정을 적용하여 식각하는 단계와; (f) 상기 식각된 실린더구조부분을 매립하도록 제2 TEOS 산화막을 증착하는 단계와; (g) 상기 실린더구조부분을 매립한 제2 TEOS 산화막만을 남기는 동시에 상기 BPTEOS막은 노출되도록 상기 (f) 단계의 결과물을 블랭킷식각하는 단계와; (h) 상기 제2 TEOS 산화막 및 BPTEOS막의 식각선택비의 차이를 이용하여 상기 BPTEOS막을 무수 불산의 증기에 의해 식각함으로써 실린더형 TEOS 산화막을 남기는 단계를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 제2 TEOS 산화막 및 BPTEOS막의 식각선택비를 높이기 위해 가열된 질소가스를 더 흘려주는 것이 바람직하며, 이 때, 상기 질소가스는 35∼50℃로 가열된 상태로 80∼120SCCM 공급되고, 무수 불산의 증기는 1.2∼1.8SLM 공급되는 것이 더욱 바람직하다.

또한, 무수 불산의 증기에 의한 식각 후에 발생하는 SiF₄가 후속으로 증착되는 상기 폴리실리콘막을 들뜨게 하는 현상을 방지하기 위해 무수 불산의 증기에 의한 식각단계 이후에 상기 식각단계가 진행된 반응챔버와 동일 챔버에서 상기 반도체기판에 순수(Deionized Water)를 가하는 단계를 더 구비하는 것이 더욱 더 바람직하다.

또한, 상기 하부구조의 형성단계에는 비트라인의 형성단계가 포함되어 상기 비트라인의 단차가 상기 캐패시터용 하부전극의 면적증가를 유발할 수 있도록 할 수 있다.

상기 제1 TEOS 산화막은 PECVD공정에 의해 350∼450℃온도에서 1500∼2000Å의 두께로, 상기 BPTEOS 산화막은 PECVD공정에 의해 350∼450℃온도에서 3000∼3500Å의 두께로, 상기 제2 TEOS 산화막은 PECVD공정에 의해 350∼450℃온도에서 2000∼2500Å의 두께로 각각 형성되는 것이 바람직하다.

이하, 도면을 참조하며 본 발명의 바람직한 실시예에 대해 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

도1은 본 발명의 실시예에 따른 하부전극 형성방법을 구현하기에 앞서 반도체기판 상에 이미 형성된 하부구조를 나타낸 단면도이다.

도1을 참조하면, 실리콘기판(10)에 형성된 격리산화막(field oxide)(20)에 의해 활성영역이 규정되며, 이 활성영역에 게이트산화막(30)과 게이트전극(40) 등이 형성된다. 그 후, BPSG 재질의 제1 층간절연막(50)과 제2 층간절연막(60)이 형성되고, 제1 TEOS 산화막(70)이 증착된 다음, 콘택홀이 실리콘기판 내의 이온주입영역에 접속통로로서 만들어진다. 이 때, 제2 층간절연막(60)은 상압 화학기상증착(Atmospheric-Pressure Chemical Vapor Deposition; APCVD)공정에 의해 425℃에서 8000Å의 두께로 형성한 후, 후속하여 증착될 막의 평탄화를 위해 950℃의 온도에서 리플로우(reflow)시켜 단차를 감소시킨다.

여기서, 주목할 것은 제1 층간절연막(50)과 제2 층간절연막(60)의 사이에 비트라인(90)이 형성되어 비트라인(90)의 단차가 후속되는 캐패시터용 하부전극의 면적증가를 유발할 수 있다는 것이다. 또한, 제1 TEOS 산화막(70)은 BPSG 재질의 제2 층간절연막(60)으로부터 발생하는 붕소(B), 인(P) 불순물에 의해 후속하는 캐패시터 전극의 저항이 변화하는 것을 방지할 수 있게 하는 장벽산화막의 역할을 한다. 제1 TEOS 산화막(70)은 PECVD공정에 의해 400℃온도에서 TEOS와 산소가스를 반응가스로 하여 1700Å의 두께로 형성한다.

도2 내지 도6은 본 발명의 실시예에 따른 캐패시터의 하부전극을 지탱하는 실린더형 하부구조를 형성하는 공정단계를 나타낸 요부단면도로서, 도시의 편의를 위해 하부구조를 생략하고 제1 TEOS 산화막(70)부터 도시한 것이다.

도2는 제1 TEOS 산화막 상에 BPTEOS막(100)을 형성한 단계를 나타낸 단면도로서, BPTEOS막(100)은 TEOS, O₂, TMP(TetraMethyloPhosphorus) 및 TMB(Tetra- MethyloBoron) 액을 사용하고 RF(Radio Frequency)전력을 1000W로 인가한 상태에서 400℃의 온도에서 PECVD공정에 의해 3200Å의 두께로 형성한다.

도3은 실린더구조가 형성될 부분의 BPTEOS막에 대해서만 포토리소그래피공정 및 식각공정을 적용하여 식각함으로써 BPTEOS막 패턴(100')을 형성한 단계를 나타낸 단면도이다. 이 때, 식각공정에는 플라즈마식각을 이용한다.

도4는 식각된 실린더구조부분을 매립하도록 제2 TEOS 산화막(72)을 증착하는 단계를 도시한 단면도로서, 제2 TEOS 산화막(72)은 TEOS, O₂를 400℃의 온도에서 흘려주는 PECVD공정에 의해 2300Å의 두께로 증착한다.

도5는 실린더구조부분을 매립한 실린더형 제2 TEOS 산화막(72')만을 남기는 동시에 상기 BPTEOS막은 노출되도록 블랭킷(blanket)식각한 단계를 나타낸 단면도로서, 이 때 사용되는 식각제는 CF계열의 가스를 사용한다.

도6은 본 발명의 실시예에 있어서 가장 중요한 단계의 공정을 거친 결과를 나타낸 단면도이다. 이 공정은 제2 TEOS 산화막 및 BPTEOS막의 식각선택비의 차이를 이용하여 상기 BPTEOS막을 무수 불산의 증기에 의해 식각함으로써 실린더형 TEOS 산화막(72')을 남기는 단계에 의해 실행된다. 이 때, 제2 TEOS 산화막 및 BPTEOS막의 식각선택비를 높이기 위해 반응챔버에 40℃로 가열된 질소가스를 100SCCM(Standard Cubic Centimeter per Minute) 조건으로 유입시키면서, 증기상태의 물을 흡착시킨 무수 불산의 증기를 1.5SLM(Standard Liter per Minute) 조건으로 10초간 대기압에서 유입시켜 블랭킷 식각한다. 일반적으로 BPTEOS, BPSG 등 불순물이 도핑된 CVD 증착 산화막은 이와 같은 조건에서 대략 500Å/sec의 식각률을 나타내며, TEOS, 열산화막은 대략 100Å/sec의 식각률을 나타내어 식각률의 차이가 크다. 또한, 식각이 실제 발생하는 지연시간(delay time)이 서로 다르므로 선택적인 식각이 가능하다. 이러한 식각비의 차이에 의해 마스크를 사용하지 않아도 실린더형 TEOS 산화막(72')을 남기는 것이 가능하다. 본 발명의 실시예에 의한 공정을 적용한 경우에 BPTEOS막 대 TEOS 산화막의 식각선택비를 아래의 표에 정리하였다.

HF	N2	BPTEOS 식각량	TEOS 식각량	식각선택비
1.5SLM	100SCCM	2332Å	10Å	233.2:1

한편, 상기와 같은 공정은 다음과 같은 반응메커니즘을 통하여 이루어진다.

SiO₂+ 4HF → SiF₄+ 2H₂O

이 때, 반도체장치의 하부전극용 폴리실리콘막의 형성시 SiF₄에 의한 폴리실리콘막의 들뜸현상을 방지하기 위해 무수 불산의 증기에 의한 식각단계 이후에 상기 식각단계가 진행된 반응챔버와 동일 챔버에서 상기 반도체기판에 순수를 가하여 세정한 후에, 회전건조(spin dry)시키는 공정을 적용하였다.

상기한 바와 같이, 반도체장치의 캐패시터용 하부전극을 지탱하는 실린더형 하부구조를 TEOS 산화막으로 형성한 다음, 폴리실리콘막을 1500Å의 두께로 형성하고 패턴식각함으로써 반도체장치의 캐패시터용 하부전극이 완성된다(도시생략).

그 후에, 상기 하부전극 상에 유전체박막, 예컨대 실리콘산화막/실리콘질화막/실리콘산화막(ONO막이라고 약칭하기도 한다)을 차례로 증착하고, 플레이트전극용 폴리실리콘막을 약 1500Å 정도의 두께로 형성하면, 반도체장치의 캐패시터를 완성할 수 있다.

도7은 완성된 실린더형 캐패시터를 포함한 구조를 개략적으로 나타내는 단면도이다. 도1과 비교하면, 제1 TEOS 산화막(70) 상에 실린더형 TEOS 산화막(72')이 추가로 형성되며, 그 위에 하부전극(110)과 플레이트전극(120)이 형성되어 있음을 알 수 있다. 하부전극 상의 유전체박막은 두께가 극히 얇기 때문에 별도로 도시하지 않았다.

본 발명에 의하면, 희생산화막과 하부구조용 치밀한 산화막 사이의 식각선택비를 높일 수 있으므로, 치밀한 산화막에 발생하는 언더컷을 방지할 수 있다. 따라서, 안정적으로 캐패시터의 용량을 증대시킬 수 있다.

Claims (8)

1. PECVD공정에 의해 TEOS 산화막을 실린더형으로 형성하는 단계와 상기 실린더형 TEOS 산화막 상에 폴리실리콘막을 형성하는 단계를 구비하는 반도체장치의 캐패시터용 하부전극 형성방법에 있어서,

   상기 TEOS 산화막을 실린더형으로 형성하는 단계는,

   (a) 반도체기판 상에 하부구조를 형성하는 단계와;

   (b) 상기 하부구조 상에 BPSG막을 증착하는 단계와;

   (c) 상기 BPSG막 상에 제1 TEOS 산화막을 증착하는 단계와;

   (d) 상기 제1 TEOS 산화막 상에 희생산화막 역할을 수행할 BPTEOS막을 증착하는 단계와;

   (e) 실린더구조가 형성될 부분의 상기 BPTEOS막에 대해서만 포토리소그래피공정 및 식각공정을 적용하여 식각하는 단계와;

   (f) 상기 식각된 실린더구조부분을 매립하도록 제2 TEOS 산화막을 증착하는 단계와;

   (g) 상기 실린더구조부분을 매립한 제2 TEOS 산화막만을 남기는 동시에 상기 BPTEOS막은 노출되도록 상기 (f) 단계의 결과물을 블랭킷식각하는 단계와;

   (h) 상기 제2 TEOS 산화막 및 BPTEOS막의 식각선택비의 차이를 이용하여 상기 BPTEOS막을 무수 불산의 증기에 의해 식각함으로써 실린더형 TEOS 산화막을 남기는 단계를 포함하는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
2. 제1항에 있어서, 상기 제2 TEOS 산화막 및 BPTEOS막의 식각선택비를 높이기 위해 가열된 질소가스를 더 흘려주는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
3. 제2항에 있어서, 상기 질소가스는 35∼50℃로 가열된 상태로 80∼120SCCM 공급되며, 무수 불산의 증기는 1.2∼1.8SLM 공급되는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 폴리실리콘막의 형성시 SiF₄에 의한 막의 들뜸현상을 방지하기 위해 무수 불산의 증기에 의한 식각단계 이후에 상기 식각단계가 진행된 반응챔버와 동일 챔버에서 상기 반도체기판에 순수를 가하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
5. 제1항에 있어서, 상기 하부구조의 형성단계에는 비트라인의 형성단계가 포함되어 상기 비트라인의 단차가 상기 캐패시터용 하부전극의 면적증가를 유발할 수 있는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
6. 제1항에 있어서, 상기 제1 TEOS 산화막은 PECVD공정에 의해 350∼450℃온도에서 1500∼2000Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
7. 제1항에 있어서, 상기 BPTEOS 산화막은 PECVD공정에 의해 350∼450℃온도에서 3000∼3500Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.
8. 제1항에 있어서, 상기 제2 TEOS 산화막은 PECVD공정에 의해 350∼450℃온도에서 2000∼2500Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 캐패시터용 하부전극 형성방법.

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