WO2006075444A1 - 半導体装置の製造方法、及び半導体装置 - Google Patents

半導体装置の製造方法、及び半導体装置 Download PDF

Info

Publication number
WO2006075444A1
WO2006075444A1 PCT/JP2005/020945 JP2005020945W WO2006075444A1 WO 2006075444 A1 WO2006075444 A1 WO 2006075444A1 JP 2005020945 W JP2005020945 W JP 2005020945W WO 2006075444 A1 WO2006075444 A1 WO 2006075444A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
insulating film
layer
forming
semiconductor device
Prior art date
Application number
PCT/JP2005/020945
Other languages
English (en)
French (fr)
Inventor
Yasumori Fukushima
Yutaka Takafuji
Masao Moriguchi
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to JP2006552850A priority Critical patent/JP4902362B2/ja
Priority to US11/792,487 priority patent/US7829400B2/en
Publication of WO2006075444A1 publication Critical patent/WO2006075444A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • an SO I (Silicon On Insulator) substrate which is a silicon substrate in which a single crystal silicon layer is formed on the surface of an insulating layer.
  • the insulating layer is formed of, for example, a silicon oxide film (SiO 2).
  • the SOI substrate has a thin single crystal silicon layer.
  • a method of manufacturing an SOI substrate by separating and removing a part of a silicon substrate after bonding a silicon substrate to another substrate such as a glass substrate is known (for example, non-conducting). See Patent Document 1).
  • an oxide silicon (SiO 2) layer 202 as an insulating layer is formed by subjecting the surface of a silicon substrate 201 as a first substrate to an acid treatment.
  • Figure 25 an oxide silicon (SiO 2) layer 202 as an insulating layer is formed by subjecting the surface of a silicon substrate 201 as a first substrate to an acid treatment.
  • the material to be peeled is formed in the silicon substrate 201 through the silicon oxide (SiO 2) layer 202
  • a hydrogen injection layer 204 as a peeling layer is formed at a predetermined depth position of the silicon substrate 201.
  • a second substrate for example, a silicon substrate 203 is attached to the surface of the silicon oxide layer 202 as shown in FIG.
  • microcracks are formed in the hydrogen ion implantation depth portion, so that a part of the silicon substrate 201 is separated along the hydrogen implantation layer 204 as shown in FIG. .
  • the silicon substrate 201 The silicon layer 201 is formed by thin film forming. After separation, the film is thinned to a desired film thickness by various methods such as polishing and etching as necessary, and repair of crystal defects generated by hydrogen implantation by heat treatment or the like, and smoothing of the silicon surface. Etc.
  • the SiO layer (insulating layer) 202 is formed on the surface of the silicon substrate (second substrate) 203.
  • An SOI substrate having a thin silicon layer 201 formed on the surface of the SiO layer 202 is formed.
  • a selective oxide film (hereinafter referred to as a LOCOS oxide film) is formed by a LOCOS (Local Oxidation of Silicon) method.
  • LOCOS Local Oxidation of Silicon
  • a general LOCOS oxide film is formed by forming a silicon nitride film patterned through an oxide film on a silicon substrate, and then oxidizing and covering the silicon substrate with a silicon nitride film. It is produced by selectively forming an oxide film on the surface.
  • silicon corresponding to about 45% of the thickness of the LOCOS oxide film is consumed. Therefore, the surface of the LOCOS oxide film becomes higher than the surface of the unoxidized silicon substrate by about half the thickness of the LOCOS oxide film, and a step is formed.
  • Patent Literature 1 Michel Bruel, "Smart-Cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding" Jpn.J.Appl.Phys., Vol.36 (1997), pp.l636- 1641
  • the present inventors have formed a hydrogen injection layer on a semiconductor substrate having a semiconductor element such as a MOS transistor to separate a part of the semiconductor substrate, whereby the semiconductor element is placed on another substrate. It has been found that it can be manufactured by thin film.
  • the manufacturing method found by the present inventors can be performed by a single photo process. Conceivable. The manufacturing process will be described below with reference to FIGS.
  • a thermal oxide film 102 is formed on a silicon substrate 101, and a silicon nitride film 103 is formed on the thermal oxide film 102.
  • a photo process is performed. That is, the silicon nitride film 103 is patterned using the resist 104 as a mask.
  • an N-type impurity element 105 (for example, phosphorus) is implanted by ion implantation into the N-well formation region, which is a region where the resist 104 is opened.
  • the resist 104 is removed, and as shown in FIG. 30, the silicon substrate 101 is thermally oxidized using the silicon nitride film 103 as a mask, whereby an oxide film is formed on the N-well formation region. 106 is formed.
  • a P-type impurity element 107 for example, boron
  • the P-type impurity element 107 is implanted into the P-well formation region on the silicon substrate 101 where the oxide film 106 is not formed.
  • the silicon substrate 101 is heat-treated in an oxidizing atmosphere.
  • the thermal oxide film 108 is formed on the substrate surface, and the impurity elements 105 and 107 implanted into the N-well formation region and the P-well formation region are diffused.
  • N-ul region 109 and P-ul region 110 are formed.
  • the substrate surface is formed in a stepped shape, and the surface of the N-well region 109 on which the oxide film 106 has been formed is lower than the surface of the P-well region 110! /.
  • the NMOS transistor 111 and the PMOS transistor 112 have a gate oxide film 113, a LOCOS oxide film 114, a gate electrode 115, and a sidewall 116. Further, the NMOS transistor 111 has an N-type high concentration impurity region 119 and an N-type low concentration impurity region 120, while the PMOS transistor 112 has a P-type high concentration impurity region 117 and a P-type low concentration impurity region 118. And
  • a CMP method Chemical Mechanical Polshing
  • a planarizing film 121 is further formed.
  • hydrogen is ion-implanted into the silicon substrate 101 to form a hydrogen implanted layer 122.
  • the reason why the flat film 121 is formed before ion implantation of hydrogen will be described.
  • the substrate surface has a steep step.
  • the hydrogen injection layer formed in the silicon substrate 101 is also formed into a steep step according to the step.
  • the hydrogen injection layer is formed in a steep stepped shape, it cannot be well separated along the hydrogen injection layer during heat treatment.
  • a steep step portion in the hydrogen injection layer a part of the region to be separated remains on the silicon substrate 101 side, and as a result, the semiconductor element can be formed as a thin film on another substrate. It becomes difficult.
  • the hydrogen injection layer 122 is formed at a certain depth from the surface of the flat film 121, while the NMOS transistor 111 and the PMOS transistor 112 are formed in steps. Therefore, the silicon layer thickness a of the PMOS transistor 112 and the silicon layer thickness b of the NMOS transistor 111 when the semiconductor element is formed by thin film formation on another substrate separated by the hydrogen injection layer 122 are as follows. There is a problem of being different.
  • the film thickness of the silicon layer has a great influence on the electrical characteristics of the transistor, such as parasitic capacitance, switching voltage threshold, value, and subthreshold characteristics. Therefore, as mentioned above, NMO
  • the thicknesses of the silicon layers in the S transistor 111 and the PMOS transistor 112 are different, their electrical characteristics are also unbalanced, and it is difficult to control the silicon film thickness.
  • the film thickness of the silicon layer needs to be regulated to 50 to: LOOnm or less.
  • the thickness of one silicon layer 50 ⁇ When trying to match LOOnm, the other silicon layer becomes thicker or vice versa, and the silicon layers of both NMOS transistor 111 and PMOS transistor 112 are formed to the proper thickness. If you can't do it, there will be problems.
  • the present invention has been made in view of such various points, and an object thereof is to form a plurality of element formation surfaces having different heights from a semiconductor layer on which a release layer is formed.
  • a semiconductor element is formed on each element formation surface, and a semiconductor layer of each semiconductor element is formed to have the same thickness.
  • a step compensation insulating film that covers a semiconductor element and has a stepped surface along the element formation surface is formed on the semiconductor layer.
  • the method for manufacturing a semiconductor device includes an element formation surface forming step of forming a plurality of element formation surfaces having different heights in a semiconductor layer in a step shape, and the plurality of element formation surfaces.
  • an insulating film laminating step of laminating an insulating film having a flat surface so as to cover the semiconductor element with respect to the semiconductor layer It is preferable to have a molding process for forming a step along the element forming surface.
  • the surface of the insulating film may be formed by etching.
  • a flattening film forming step of forming a flattening film that covers the step compensation insulating film, and an attaching step of attaching a substrate to the surface of the flattening film may be provided.
  • the attaching step is preferably performed before the separating step.
  • the semiconductor layer is shaped by photolithography.
  • the element formation surface can be formed in steps.
  • the semiconductor layer is preferably a silicon layer.
  • the stripping substance is preferably composed of at least one of hydrogen and an inert gas.
  • the semiconductor element may be a MOS transistor.
  • a semiconductor device includes a semiconductor layer in which a plurality of element formation surfaces having different heights are formed in steps, and a semiconductor element formed in each region including the element formation surface.
  • a semiconductor device includes a semiconductor layer in which a plurality of element formation surfaces having different heights are formed in steps, and a semiconductor element formed in each region including the element formation surface.
  • the semiconductor layer includes a step compensation insulating film that covers the semiconductor element and has a stepped surface along the element formation surface, and the semiconductor layer is formed to have a constant thickness.
  • a flattening film that covers the step compensation insulating film and a substrate attached to the surface of the flattening film may be provided.
  • the substrate is preferably a glass substrate.
  • the semiconductor layer is preferably a silicon layer.
  • the stripping material is preferably composed of at least one of hydrogen and an inert gas.
  • the semiconductor element may be a MOS transistor.
  • an element formation surface formation step for example, a plurality of element formation surfaces having different heights are formed in steps in a semiconductor layer such as a silicon layer.
  • the photolithography method is applied to the semiconductor layer.
  • a semiconductor element such as a MOS transistor is formed in each region including the element formation surface.
  • the semiconductor element is formed on the element formation surface, the surface of the semiconductor layer is formed to have a relatively steep uneven shape.
  • step compensation insulating film forming step a step compensation insulating film that covers the semiconductor element and has a stepped surface along the element formation surface is formed on the semiconductor layer.
  • This step compensation insulating film forming step can be performed by an insulating film stacking step and a molding step. That is, first, in the insulating film stacking step, an insulating film having a flat surface is stacked on the semiconductor layer so as to cover the semiconductor element. Subsequently, in the forming step, the surface of the insulating film may be formed in a step shape along the element formation surface by, for example, etching. As a result, the surface of the semiconductor layer having the concavo-convex shape is formed to be a relatively gentle surface, and the step compensation insulating film on the element formation surface is formed to have a constant thickness.
  • a release layer is formed by ion-implanting a release substance such as hydrogen or an inert gas into the semiconductor layer through the step compensation insulating film. Since the release layer is formed at a certain depth from the surface of the step compensation insulating film into which ions are implanted, the release layer is formed in a step shape along the step compensation insulating film and the element formation surface. That is, the release layer is formed at a certain depth position from the element formation surface.
  • the separation step a part of the semiconductor layer is separated along the release layer.
  • the release layer is formed in a step shape along the element formation surface, the remaining semiconductor layer is formed with a constant thickness. That is, the plurality of formed semiconductor elements have the same electrical characteristics, and the thickness of the semiconductor layer in each semiconductor element can be appropriately controlled.
  • a planarization film forming step and a pasting step before the separation step. That is, in the flat film forming step, a flattening film that covers the step compensation insulating film is formed. Subsequently, in the attaching step, a substrate such as a glass substrate is attached to the surface of the planarizing film.
  • the separation layer has a constant depth from the element formation surface. Since it can be formed by ion implantation at a position, the semiconductor layer left after the separation can be formed with a constant thickness. As a result, the electrical characteristics of the plurality of formed semiconductor elements can be made uniform, and the thickness of the semiconductor layer in each semiconductor element can be appropriately controlled.
  • FIG. 1 is a cross-sectional view showing a semiconductor device of Embodiment 1.
  • FIG. 2 is a cross-sectional view showing a thermal oxide film and a silicon nitride film formed in the element formation surface forming step.
  • FIG. 3 is a cross-sectional view showing a state where an N-type impurity element is ion-implanted in the element formation surface forming step.
  • FIG. 4 is a cross-sectional view showing a selective oxide film formed in an element formation surface forming step.
  • FIG. 5 is a cross-sectional view showing a state where P-type impurity element force ions are implanted in an element formation surface forming step.
  • FIG. 6 is a cross-sectional view showing an element formation surface formed in an element formation surface formation step.
  • FIG. 7 is a cross-sectional view showing a silicon nitride film and a thermal oxide film patterned in the semiconductor element formation step.
  • FIG. 8 is a cross-sectional view showing a LOCOS oxide film formed in the semiconductor element formation step.
  • FIG. 9 is a cross-sectional view showing a gate electrode formed in a semiconductor element formation step.
  • FIG. 10 is a cross-sectional view showing a gate oxide film formed in a semiconductor element formation step.
  • FIG. 11 is a cross-sectional view showing an N-type low concentration impurity region formed in the semiconductor element formation step.
  • FIG. 12 is a cross-sectional view showing a P-type low concentration impurity region formed in the semiconductor element formation step.
  • FIG. 13 is a cross-sectional view showing a sidewall formed in the semiconductor element formation step.
  • FIG. 14 is a cross-sectional view showing an N-type high concentration impurity region formed in the semiconductor element formation step.
  • FIG. 15 is a cross-sectional view showing a P-type high concentration impurity region formed in the semiconductor element formation step.
  • FIG. 16 is a cross-sectional view showing an insulating film formed in the insulating film stacking step.
  • FIG. 17 is a cross-sectional view showing the step compensation insulating film formed in the molding process.
  • FIG. 18 is a cross-sectional view showing the release layer formed in the release layer forming step.
  • FIG. 19 is a cross-sectional view showing an interlayer insulating film formed in the electrode forming step.
  • FIG. 20 is a cross-sectional view showing an electrode formed in the electrode forming step.
  • FIG. 21 is a cross-sectional view showing the flattened film formed in the flattened film forming process and the glass substrate pasted in the pasting process.
  • FIG. 22 is a cross-sectional view showing a semiconductor layer partly separated along the release layer in the separation step.
  • FIG. 23 is a cross-sectional view showing the semiconductor device of Embodiment 2.
  • FIG. 24 is a diagram showing a state in which a silicon oxide layer is formed in a conventional SOI substrate manufacturing process.
  • FIG. 25 is a diagram showing a state in which a hydrogen injection layer is formed in a conventional SOI substrate manufacturing process.
  • FIG. 26 is a diagram showing a state of being attached to a glass substrate in a conventional SOI substrate manufacturing process.
  • FIG. 27 is a diagram showing a state in which a part of a silicon layer is separated in a conventional SOI substrate manufacturing process.
  • FIG. 28 is a cross-sectional view showing a thermal oxide film and a silicon nitride film formed on a silicon substrate.
  • FIG. 29 is a cross-sectional view showing a silicon substrate into which an N-type impurity element is implanted.
  • FIG. 30 is a cross-sectional view showing an oxide film formed on a silicon substrate.
  • FIG. 31 is a cross-sectional view showing a silicon substrate into which a P-type impurity element is implanted.
  • FIG. 32 is a cross-sectional view showing the substrate surface formed in a stepped shape.
  • FIG. 33 is a cross-sectional view showing a transistor formed on a substrate surface.
  • FIG. 34 is a cross-sectional view showing a release layer formed on a silicon substrate.
  • Embodiment 1 of a semiconductor device S and a method for manufacturing the same according to the present invention show Embodiment 1 of a semiconductor device S and a method for manufacturing the same according to the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration of the semiconductor device S.
  • the semiconductor device S includes a glass substrate 36, a flat film 35, an interlayer insulating film 32, a step compensation insulating film 28, a gate oxide film stacked on the glass substrate 36, respectively.
  • a film 13, a semiconductor layer 1, a protective film 37, and a plurality of semiconductor elements 51 and 52 are provided.
  • the semiconductor layer 1 is made of, for example, a silicon layer, and a plurality of element formation surfaces 50 having different heights are formed in steps on the lower surface in FIG.
  • Semiconductor layer 1 consists of elements It has an N-well region 9 and a P-well region 10 which are separated from each other by a LOCOS oxide film 12 which is a separation membrane.
  • the element forming surface 50 is formed in each of the N-well region 9 and the P-well region 10. As shown in FIG. 1, the element formation surface 50 in the N-well region 9 is formed above the element formation surface 50 in the P-well region 10.
  • the N-well region 9 of the semiconductor layer 1 has an active region having a P-type low-concentration impurity region 20 and a P-type high-concentration impurity region 27 doped with a P-type impurity element such as boron, for example. 53 is formed.
  • an active region 54 having an N-type low concentration impurity region 17 and an N-type high concentration impurity region 24 doped with an N-type impurity element such as phosphorus is formed in the P-well region 10 of the semiconductor layer 1.
  • the surface of the semiconductor layer 1 opposite to the element formation surface 50 (that is, the upper surface in FIG. 1) is also formed in a step shape along the element formation surface 50. That is, the semiconductor layer 1 is formed with a constant thickness.
  • the upper surface of the semiconductor layer 1 is formed by separating a part of the semiconductor layer 1 along the release layer 31 formed by ion implantation of the release material 30. ing.
  • the protective film 37 is composed of an insulating layer, and is provided so as to protect the upper surface of the semiconductor layer 1.
  • the semiconductor elements 51 and 52 are MOS transistors, and are formed in the PMOS transistor 51 formed in the N-well region 9 including the element formation surface 50 and in the P-well region 10 including the element formation surface 50.
  • the NMOS transistor 52 is formed. That is, the PMOS transistor 51 and the NMOS transistor 52 are formed at different height positions on the glass substrate 36.
  • the PMOS transistor 51 includes the active region 53, a gate oxide film 13 covering the element formation surface 50, and a gate electrode 14 formed on the element formation surface 50 via the gate oxide film 13. It is equipped with. Sidewalls 21 are formed on the left and right sides of the gate electrode 14, respectively. A channel portion is formed in the active region 53 above the gate electrode 14, while the P-type low concentration impurity region 20 is formed in each active region 53 above the side wall 21. Further, the P-type high concentration impurity region 27 is formed outside each P-type low concentration impurity region 20.
  • the NMOS transistor 52 includes the active region 54, a gate oxide film 13 covering the element formation surface 50, and a gate electrode 14 formed on the element formation surface 50 via the gate oxide film 13. Yes.
  • Sidewalls 21 are formed on the left and right sides of the gate electrode 14, respectively.
  • a channel portion is formed in the active region 54 above the gate electrode 14, while the N-type low-concentration impurity region 17 is formed in each active region 54 above the side wall 21.
  • the N-type high-concentration impurity regions 24 are formed outside the N-type low-concentration impurity regions 17, respectively.
  • the step compensation insulating film 28 has a stepped surface along the element formation surface 50 while covering the PMOS transistor 51 and the NMOS transistor 52 with respect to the semiconductor layer 1. Accordingly, the step compensation insulating film 28 compensates for a steep step formed by the gate electrode 14 and the sidewall 21 and is formed on a relatively gentle surface. Also,
  • the interlayer insulating film 32 is formed so as to cover the step compensation insulating film 28 with a uniform thickness.
  • the flat film 35 is made of an insulating film, and is provided so as to cover the step compensation insulating film 28 with the interlayer insulating film 32 interposed therebetween.
  • the lower surface of the flat film 35 is formed in a flat plane.
  • a contact hole 33 is formed through the gate oxide film 13, the step compensation insulating film 28 and the interlayer insulating film 32.
  • an electrode 34 is formed so as to be connected to the N-type high concentration impurity region 24 or the P-type high concentration impurity region 27.
  • the glass substrate 36 is attached to the flat surface of the flat film 35.
  • the semiconductor device S of the present embodiment is provided on the glass substrate 36 via a plurality of insulating films such as the step compensation insulating film 28, and is separated from each other by the LOCOS oxide film 12.
  • MOS transistors 51 and 52 are provided.
  • the manufacturing method of the present embodiment includes an element formation surface formation step, a semiconductor element formation step, and a step. It includes a differential compensation insulating film forming step, a peeling layer forming step, an electrode forming step, a planarizing film forming step, a pasting step, and a separating step.
  • a plurality of element formation surfaces 50 having different heights are formed in steps on the semiconductor substrate 1 that is the semiconductor layer 1.
  • a selective oxide film is formed on the semiconductor substrate 1 using a mask layer (resist 4) formed by photolithography, thereby forming the element formation surface in a stepped shape.
  • the thermal oxide film 2 is formed on the semiconductor substrate 1, and the silicon nitride film 3 is formed on the thermal oxide film 2.
  • a photo process is performed. That is, the silicon nitride film 3 is patterned using the resist 4 as a mask.
  • an N-type impurity element 5 for example, phosphorus
  • resist 4 is removed, and as shown in FIG. 4, by selectively oxidizing semiconductor substrate 1 using silicon nitride film 3 as a mask, selective oxide film 6 is formed on the N-well formation region. .
  • a P-type impurity element 7 for example, boron
  • the selective oxide film 6 on the semiconductor substrate 1 is formed, and the P-type impurity element 7 is implanted into the p-well formation region.
  • the semiconductor substrate 1 is heat-treated in an oxidizing atmosphere. As a result, as shown in FIG. 6, a thermal oxide film 8 is formed on the substrate surface, and the impurity elements 5 and 7 implanted in the N-well formation region and the P-well formation region are diffused. 9 and P-well region 10 are formed. As a result, the element formation surfaces 50 having different heights are formed in steps on the surface of the semiconductor substrate 1. The surface of the N-well region 9 where the selective oxide film 6 was formed is lower than the surface of the P-well region 10.
  • a semiconductor element forming step is performed.
  • this semiconductor element formation step at least the active regions 53 and 54 and the gate electrode 14 of the PMOS transistor 51 and the NMOS transistor 52 are formed on the N wall region 9 and the P wall region 10 which are regions including the element formation surface 50.
  • a LOCOS oxide film 12 is formed in the boundary region between the N-ul region 9 and the P-ul region 10. That is, as shown in FIG. 7, after the silicon nitride film 11 is formed on the thermal oxide film 8, the silicon nitride film 11 and the thermal oxide film 8 are patterned. As a result, an opening is formed in the boundary region between the N-well region 9 and the P-well region 10.
  • LOCOS oxidation is performed to form a LOCOS oxide film 12 in the opening.
  • a gate oxide film 13 is formed.
  • gate electrodes 14 are respectively formed on the gate oxide film 13 in the N-wall region 9 and the P-wall region 10.
  • a resist 15 is formed so that the P-wall region 10 is opened, and N-type impurity elements 16 such as phosphorus are ion-implanted into the P-well region 10 using the gate electrode 14 as a mask.
  • N-type impurity elements 16 such as phosphorus are ion-implanted into the P-well region 10 using the gate electrode 14 as a mask.
  • an N-type low concentration impurity region 17 is formed.
  • a resist 18 is formed so that the N-well region 9 is opened, and a P-type impurity element 19 such as boron is added to the N-well region 9 using the gate electrode 14 as a mask. Ion implantation. As a result, a P-type low concentration impurity region 20 is formed.
  • both side walls of each gate electrode 14 are made of SiO.
  • Each of the sidewalls 21 is formed. Subsequently, as shown in FIG. 14, a resist 22 is formed so that the P-well region 10 is opened, and an N-type impurity element 23 such as phosphorus is added to the P-well region 10 using the gate electrode 14 and the sidewall 21 as a mask. Ion implantation. As a result, the N-type high concentration impurity region 24 is formed outside the N-type low concentration impurity region 17.
  • a resist 25 is formed so that the N-well region 9 is opened, and a P-type impurity element 26 such as boron is added using the gate electrode 14 and the sidewall 21 as a mask. N Ions are implanted into the well region 9. Thus, a P-type high concentration impurity region 27 is formed outside the P-type low concentration impurity region 20. Thereafter, heat treatment is performed to activate each of the impurity elements implanted.
  • the active region 53 of the PMOS transistor 51, the gate electrode 14 and the sidewall 21 are formed in the N-well region 9, while the NMOS transistor is formed in the P-well region 10.
  • the active region 54 of the star 52, the gate electrode 14, and the sidewall 21 are formed.
  • the surface of the semiconductor substrate 1 is formed with the gate electrode 14 and the sidewall 21 protruding on the element formation surface 50 via the gate oxide film 13, so that relatively steep irregularities are formed. It has a shape.
  • the semiconductor substrate 1 is covered with the PMOS transistor 51 and the gate electrodes 14 of the NMOS transistor 52 and the step-shaped surface along the element formation surface 50.
  • a step compensation insulating film 28 is formed. This step compensation insulating film forming process is performed by an insulating film stacking process and a molding process.
  • the insulating film 28 made of SiO or the like covers the semiconductor substrate 1 so as to cover the gate electrodes 14 of the PMOS transistor 51 and NMOS transistor 52.
  • the insulating film 28 made of SiO or the like covers the semiconductor substrate 1 so as to cover the gate electrodes 14 of the PMOS transistor 51 and NMOS transistor 52.
  • CMP or the like are laminated and flattened by CMP or the like. In other words, flat
  • An insulating film 28 having a proper surface is formed by being stacked on the semiconductor substrate 1. Subsequently, in the molding process, as shown in FIG. 17, the resist 29 patterned in the P-well region 10 is used as a mask to increase the height of the surface of the gate oxide film 13 in the N-well region 9 and the P-well region 10. The insulating film 28 is etched to be thin by the difference in height (that is, the difference in height of the element formation surface 50). Accordingly, the step compensation insulating film 28 is formed.
  • the boundary between the region where the thin film is formed and the region where the thin film is not formed have a stepped shape as gentle as possible.
  • etching method for example, isotropic dry etching or wet etching is suitable.
  • the surface of the semiconductor substrate 1 is covered with the step compensation insulating film 28 having a relatively gentle surface.
  • a release layer forming step is performed.
  • the semiconductor substrate 1 is separated from the semiconductor substrate 1 through the step compensation insulating film 28, such as hydrogen, He, Ne, etc.
  • An inert gas is ion-implanted.
  • a release layer 31 is formed on the semiconductor substrate 1.
  • the peeling material 30 can be composed of at least one of hydrogen and an inert gas.
  • the peeling layer 31 is formed in a step shape along the step compensation insulating film 28 and the element formation surface 50 because it is formed at a certain depth position from the surface of the step compensation insulating film 28. That is, the release layer 31 is formed at a certain depth from the element formation surface 50.
  • an interlayer insulating film 32 is formed by laminating an SiO film with a predetermined thickness on the step compensation insulating film 28. Interlayer insulation film 3
  • the surface of 2 is formed in a step shape along the surface of the step compensation insulating film 28.
  • a plurality of contact holes 33 are formed through the gate oxide film 13, the step compensation insulating film 28, and the interlayer insulating film 32.
  • the contact hole 33 is formed at a position above the P-type high concentration impurity region 27 in the N-well region 9 and at a position above the N-type high-concentration impurity region 24 in the P-well region 10.
  • the electrode 34 is formed by filling each contact hole 33 with a conductive material.
  • Each electrode 34 is formed so as to protrude from the surface of the interlayer insulating film 32.
  • the electrode 34 is connected to the N-type high concentration impurity region 24 or the P-type high concentration impurity region 27.
  • a flattening film 35 that covers the step compensation insulating film 28 is formed. That is, an insulating film such as SiO is formed on the interlayer insulating film 32.
  • planarization is performed by a CMP method or the like. Subsequently, in the attaching step, after the surface of the planarizing film 35 is washed, the glass substrate 36 is attached to the surface. The pasting process is performed before the separating process.
  • the upper and lower sides are turned upside down, and a part of the semiconductor substrate 1 is moved along the release layer 31 by performing heat treatment at about 400 to 600 ° C. To separate.
  • the PMOS transistor 51 and the NMOS transistor 52 are reduced in thickness, and the force on the semiconductor substrate 1 is also transferred onto the glass substrate 36.
  • the release layer 31 is formed in a step shape along the element formation surface 50, the remaining semiconductor layer 1 (that is, a part of the semiconductor substrate 1) is formed with a constant thickness.
  • a protective film 37 is formed to protect the exposed surface of the semiconductor layer 1 and to ensure electrical insulation.
  • the semiconductor layer 1 may be etched until the LOCOS oxide film 12 is exposed to perform element isolation.
  • the semiconductor device S is manufactured as described above.
  • the PMOS transistor 51 and the NMOS transistor 52 can be manufactured by thin film formation on the glass substrate 36 which is a substrate different from the semiconductor substrate 1. Further, since the PMOS transistor 51 and the NMOS transistor 52 can be formed by one photo process, the manufacturing period can be shortened and the manufacturing cost can be reduced. Further, by covering the gate electrode 14 and the like with the step compensation insulating film 28, the surface of the substrate into which ions are implanted has a relatively gentle shape, so that the peeling layer 31 is prevented from being formed into a steep step shape. be able to.
  • the release layer 31 is formed on the surface of the step compensating insulating film 28 and the element forming surface 50.
  • the semiconductor layer 1 left after the separation can be formed with a constant thickness c.
  • the electrical characteristics of the formed PMOS transistor 51 and NMOS transistor 52 can be made uniform, and the thickness of the semiconductor layer 1 in each PMOS transistor 51 and NMOS transistor 52 can be controlled appropriately.
  • FIG. 23 shows Embodiment 2 of the semiconductor device and the method for manufacturing the same according to the present invention.
  • the same parts as those in FIGS. 1 to 22 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the flat film 35 is provided on the glass substrate 36 via the insulating film 40.
  • the glass substrate 36 is formed in advance before the step of applying an electric element 41 such as an active element or a passive element.
  • the electric element 41 is covered with the same film as the protective film 37 that covers the semiconductor layer 1.
  • a contact hole 38 is formed in the protective film 37 above the electric element 41.
  • a contact hole 38 penetrating the interlayer insulating film 32, the step compensation insulating film 28, the protective film 37, and the like is formed above one of the electrodes 34 in the PMOS transistor 51 and the NMOS transistor 52.
  • the electric element 41 and the electrode 34 are connected via a metal wiring 39 filled in each contact hole 38.
  • the LOCOS oxide film 12 is formed on both the left and right sides of the PMOS transistor 51 and the NMOS transistor 52, respectively.
  • the insulating film 40 is laminated on the glass substrate 36 and the electric element 41 is formed. Then, in the attaching step in the first embodiment, the surface of the flat film 35 formed in the flat film forming step is attached to the insulating film 40 stacked on the glass substrate 36.
  • the separation step is performed in the same manner as in the first embodiment.
  • the PMOS transistor 51 and the NMOS transistor 52 are moved to the glass substrate 36 side.
  • the protective film 37 is formed so as to cover the semiconductor layer 1 and the electric element 41.
  • the side surfaces of the planarizing film 35, the interlayer insulating film 32, the step compensation insulating film 28, and the like are also covered with the protective film 37.
  • the contact holes 38 are respectively formed above the electric elements 41 and the electrodes 34, and each contact hole 38 is filled with a conductive material and patterned.
  • a metal wiring 39 for connecting the electrode 34 and the electrode 34 is formed.
  • the semiconductor device S is manufactured through the above process.
  • the step compensation insulating film 28, the interlayer insulating film 32, and the flat film 35 are laminated in this order.
  • the present invention is not limited to this, and the step compensation insulating film 28 is formed thicker.
  • the flat film 35 may be laminated directly on the step compensation insulating film 28. As a result, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • the present invention is useful for a semiconductor device manufacturing method and a semiconductor device, and in particular, a plurality of element formation surfaces having different heights relative to a semiconductor layer on which a release layer is formed. And a semiconductor element formed on each element formation surface, and the semiconductor layer of each semiconductor element is suitable for forming the same thickness.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

　半導体層１に高さの異なる複数の素子形成面５０を段差状に形成する素子形成面形成工程と、素子形成面５０を含む領域に半導体素子５１，５２を形成する半導体素子形成工程と、半導体層１に対し、半導体素子５１，５２を覆うと共に素子形成面５０に沿った段差状の表面を有する段差補償絶縁膜２８を形成する段差補償絶縁膜形成工程と、半導体層１に対し、段差補償絶縁膜２８を介して剥離物質３０をイオン注入することにより、剥離層３１を形成する剥離層形成工程と、半導体層１の一部を剥離層３１に沿って分離する分離工程とを行う。

Description

明 細 書
半導体装置の製造方法、及び半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法、及び半導体装置に関するものである。
背景技術
[0002] 従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板である SO I (Silicon On Insulator)基板が知られている。 SOI基板にトランジスタ等のデバイスを 形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。す なわち、デバイスの高集積ィ匕ゃ高性能化を図ることができる。上記絶縁層は、例えば シリコン酸ィ匕膜 (SiO )により形成されている。
2
[0003] 上記 SOI基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減する ために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シ リコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分 離除去することにより、 SOI基板を作製する方法が知られている（例えば、非特許文 献 1参照)。
[0004] ここで、上記貼り合わせによる SOI基板の作製方法について、図 24〜図 27を参照 して説明する。なお、 SOI層の薄膜ィ匕の方法は、機械研磨ゃィ匕学ポリツシングゃポー ラスシリコンを利用した手法など種々ある力 ここでは、水素注入による方法について 示す。まず、図 24に示すように、第 1の基板であるシリコン基板 201の表面を酸ィ匕処 理することにより、絶縁層である酸ィ匕シリコン (SiO )層 202を形成する。次に、図 25
2
に示すように、酸化シリコン (SiO )層 202を介してシリコン基板 201中に、剥離用物
2
質である水素をイオン注入する。このことにより、シリコン基板 201の所定の深さ位置 に剥離層である水素注入層 204を形成する。続いて、 RCA洗浄等の基板表面洗浄 処理を行った後、図 26に示すように、上記酸ィ匕シリコン層 202の表面に第 2の基板で ある例えばシリコン基板 203を貼り付ける。その後、熱処理を行うことにより、水素ィォ ン注入深さ部分にマイクロクラックが形成されるため、図 27に示すように、シリコン基 板 201の一部を上記水素注入層 204に沿って分離する。こうして、シリコン基板 201 を薄膜ィ匕してシリコン層 201を形成する。なお、分離後、必要に応じて研磨、エツチン グ等の種々の手法によって所望の膜厚に薄膜ィ匕し、また、熱処理等により水素注入 によって生成される結晶欠陥修復やシリコン表面の平滑ィ匕等を行う。
[0005] 以上のようにして、シリコン基板 (第 2の基板） 203の表面に SiO層（絶縁層） 202が
2
形成されると共に、 SiO層 202の表面にシリコン層 201が薄く形成された SOI基板が
2
作製される。
[0006] また、基板上に複数の素子を形成する場合に、各素子間を絶縁して分離するため に、例えば LOCOS (Local Oxidation of Silicon)法により選択酸化膜（以下、 LOCO S酸化膜と称する）を形成することが、一般に知られている。一般的な LOCOS酸ィ匕 膜は、シリコン基板上に酸ィ匕膜を介してパターユングされたシリコン窒化膜を形成し た後に、酸化を行 、シリコン窒化膜で覆われて 、な 、シリコン基板表面に選択的に 酸化膜を形成することにより作製される。 LOCOS酸ィ匕膜形成時には、 LOCOS酸ィ匕 膜の膜厚の約 45%に相当するシリコンが消費される。したがって、 LOCOS酸ィ匕膜 の表面は、 LOCOS酸化膜の膜厚の約半分の厚みだけ、酸化されないシリコン基板 表面よりも高くなり、段差が形成される。
^^特許文献 1： Michel Bruel , "Smart-Cut: A New Silicon On Insulator Material Techn ology Based on Hydrogen Implantation and Wafer Bonding" Jpn.J.Appl.Phys., Vol.36 (1997),pp.l636-1641
発明の開示
発明が解決しょうとする課題
[0007] 本発明者らは、 MOSトランジスタ等の半導体素子を有する半導体基板に対し、水 素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基 板上に薄膜ィ匕して製造できることを見出した。
[0008] ところで、一般に、 MOSトランジスタ等の半導体装置の製造方法にぉ 、ては、製造 期間を短縮し製造コスト抑える目的で、使用マスクの枚数を減らして工程数を少なく することが望ましい。典型的には、 1回のフォト工程によって NMOSトランジスタ及び
PMOSトランジスタのゥエル形成を行うことが知られている。
[0009] そこで、一回のフォト工程により、本発明者らが見出した上記製造方法を行うことが 考えられる。以下に、図 28〜図 34を参照して、その製造工程を説明する。
[0010] まず、図 28に示すように、シリコン基板 101の上に熱酸ィ匕膜 102を形成し、その熱 酸ィ匕膜 102の上に窒化珪素膜 103を形成する。続いて、フォト工程を行う。すなわち 、レジスト 104をマスクとして窒化珪素膜 103をパターユングする。その後、図 29に示 すように、レジスト 104が開口された領域である Nゥエル形成領域に対し、イオン注入 により N型不純物元素 105 (例えばリン）を注入する。
[0011] その後、レジスト 104を除去し、図 30に示すように、上記窒化珪素膜 103をマスクと してシリコン基板 101を熱酸ィ匕することにより、 Nゥエル形成領域上に酸ィ匕膜 106を形 成する。続いて、図 31に示すように、上記窒化珪素膜 103を除去した後に、酸化膜 1 06をマスクとしてシリコン基板 101に P型不純物元素 107 (例えばホウ素）をイオン注 入する。その結果、シリコン基板 101上の酸ィ匕膜 106が形成されていない Pゥエル形 成領域に P型不純物元素 107が注入される。
[0012] 次に、熱酸化膜 102及び酸化膜 106を除去した後に、上記シリコン基板 101を酸 化雰囲気中で熱処理する。このことにより、図 32に示すように、熱酸ィ匕膜 108が基板 表面に形成されると共に、 Nゥエル形成領域及び Pゥエル形成領域に注入された不 純物元素 105, 107が拡散し、 Nゥ ル領域 109及び Pゥ ル領域 110が形成される 。このとき、基板表面は段差状に形成されており、酸化膜 106が形成されていた Nゥ エル領域 109の表面は、 Pゥエル領域 110の表面よりも低くなつて!/、る。
[0013] その後、詳細な説明を省略する力 図 33に示すように、 Nゥエル領域 109及び Pゥ 成する。
[0014] NMOSトランジスタ 111及び PMOSトランジスタ 112は、ゲート酸化膜 113、 LOC OS酸ィ匕膜 114、ゲート電極 115、サイドウォール 116を有している。さらに、 NMOS トランジスタ 111は、 N型高濃度不純物領域 119及び N型低濃度不純物領域 120を 有する一方、 PMOSトランジスタ112は、 P型高濃度不純物領域 117及び P型低濃 度不純物領域 118を有して 、る。
[0015] 続いて、図 34に示すように、半導体素子を他の基板上に薄膜化して形成するため に、 SiO等の絶縁膜を形成した後に、 CMP法（Chemical Mechanical Polshing)等に より平坦化膜 121を形成する。その後、シリコン基板 101に水素をイオン注入して水 素注入層 122を形成する。
[0016] ここで、水素をイオン注入する前に平坦ィ匕膜 121を形成する理由について説明す る。図 33に示されるように、基板表面にゲート電極 115等が突出して設けられている と、その基板表面には、急峻な段差形成を有することとなる。このように、水素をィォ ン注入する基板の表面に急峻な段差が形成されていると、シリコン基板 101内に形 成される水素注入層も上記段差に応じて急峻な段差状に形成される。本発明者らの 実験では、水素注入層が急峻な段差状に形成されていると、熱処理時に水素注入 層に沿ってうまく分離させることができないことを確認している。特に、水素注入層に おける急峻な段差部分において、分離させるべき領域の一部がシリコン基板 101側 に残ってしまい、その結果、半導体素子を他の基板上に薄膜ィ匕して形成することが 困難になる。
[0017] 以上の理由により、水素をイオン注入する前に平坦ィ匕膜 121を形成して基板表面 を平坦ィ匕することは、水素注入層においてシリコン基板 101を確実に分離させるため には必須である。しかしながら、図 34に示すように、水素注入層 122は平坦ィ匕膜 121 の表面から一定の深さ位置に形成される一方、上記 NMOSトランジスタ 111及び P MOSトランジスタ 112は、段違いに形成されているため、水素注入層 122で分離し て半導体素子を他の基板上に薄膜ィ匕して形成したときにおける、 PMOSトランジスタ 112のシリコン層厚さ aと、 NMOSトランジスタ 111のシリコン層厚さ bとが異なってしま うという問題がある。
[0018] シリコン層の膜厚は、寄生容量、スイッチング電圧のしき 、値及びサブスレッシュ特 性等トランジスタの電気特性に大きな影響を与える。したがって、上述のように NMO
Sトランジスタ 111及び PMOSトランジスタ 112におけるシリコン層の厚さが異なると、 それらの電気特性もアンバランスになると共に、シリコン膜厚の制御も難しくなつてし まつ。
[0019] また、完全空乏型の SOIトランジスタでは、シリコン層の膜厚を 50〜： LOOnm以下に 規定することが必要になる。ところが、上述のように NMOSトランジスタ 111と PMOS トランジスタ 112とにお!、てシリコン層の厚さに違 、があると、一方のシリコン層の厚み を 50〜： LOOnmに合わせようとすると、他方のシリコン層が厚くなつたり、あるいは逆に 薄くなつたりしてしま 、、 NMOSトランジスタ 111と PMOSトランジスタ 112との双方の シリコン層を適正な厚みに形成できな 、と 、う問題も生じる。
[0020] 本発明は、斯カる諸点に鑑みてなされたものであり、その目的とするところは、剥離 層が形成される半導体層に対し、高さの異なる複数の素子形成面を形成すると共に 各素子形成面に半導体素子を形成し、各半導体素子の半導体層を同じ厚みに形成 することにある。
課題を解決するための手段
[0021] 上記の目的を達成するために、この発明では、半導体層に対し、半導体素子を覆う と共に素子形成面に沿った段差状の表面を有する段差補償絶縁膜を形成するように した。
[0022] 具体的に、本発明に係る半導体装置の製造方法は、半導体層に高さの異なる複数 の素子形成面を段差状に形成する素子形成面形成工程と、上記複数の素子形成面 を含む領域に半導体素子をそれぞれ形成する半導体素子形成工程と、上記半導体 層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差状の表面を 有する段差補償絶縁膜を形成する段差補償絶縁膜形成工程と、上記半導体層に対 し、上記段差補償絶縁膜を介して剥離物質をイオン注入することにより、剥離層を形 成する剥離層形成工程と、上記半導体層の一部を上記剥離層に沿って分離する分 離工程とを備えている。
[0023] 上記段差補償絶縁膜形成工程は、上記半導体層に対して上記半導体素子を覆う ように、平坦な表面を有する絶縁膜を積層する絶縁膜積層工程と、上記絶縁膜の表 面を上記素子形成面に沿って段差状に成形する成形工程とを備えていることが好ま しい。
[0024] 上記成形工程では、エッチングにより上記絶縁膜の表面を成形してもよい。
[0025] 上記段差補償絶縁膜を覆う平坦化膜を形成する平坦化膜形成工程と、上記平坦 化膜の表面に基板を貼り付ける貼付工程とを備えていてもよい。
[0026] 上記貼付工程は、上記分離工程の前に行われることが好ましい。
[0027] 上記素子形成面形成工程では、上記半導体層に対し、フォトリソグラフィ法により形 成したマスク層を用いて選択酸化膜を形成することにより、素子形成面を段差状に形 成してちょい。
[0028] 上記半導体層は、シリコン層であることが好ましい。
[0029] 上記剥離用物質は、水素及び不活性ガスの少なくとも一方により構成することが好 ましい。
[0030] 上記半導体素子は、 MOSトランジスタであってもよい。
[0031] また、本発明に係る半導体装置は、高さの異なる複数の素子形成面が段差状に形 成された半導体層と、上記素子形成面を含む各領域にそれぞれ形成された半導体 素子と、上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿つ た段差状の表面を有する段差補償絶縁膜とを備え、上記半導体層の一部は、剥離 用物質力 オン注入されることにより形成された剥離層に沿って分離されている。
[0032] また、本発明に係る半導体装置は、高さの異なる複数の素子形成面が段差状に形 成された半導体層と、上記素子形成面を含む各領域にそれぞれ形成された半導体 素子と、上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿つ た段差状の表面を有する段差補償絶縁膜とを備え、上記半導体層は、一定の厚み に形成されている。
[0033] 上記段差補償絶縁膜を覆う平坦化膜と、上記平坦化膜の表面に貼り付けられた基 板とを備えていてもよい。
[0034] 上記基板は、ガラス基板であることが好ましい。
[0035] 上記半導体層は、シリコン層であることが好ましい。
[0036] 上記剥離用物質は、水素及び不活性ガスの少なくとも一方により構成されているこ とが好ましい。
[0037] 上記半導体素子は、 MOSトランジスタであってもよい。
[0038] 一作用
次に、本発明の作用について説明する。
[0039] 半導体装置を製造する場合には、まず、素子形成面形成工程において、例えばシ リコン層等の半導体層に、高さの異なる複数の素子形成面を段差状に形成する。こ の素子形成面形成工程では、例えば、上記半導体層に対し、フォトリソグラフィ法に より形成したマスク層を用いて選択酸化膜を形成することにより、素子形成面を段差 状に形成することが可能である。
[0040] 続、て、半導体素子形成工程にぉ 、て、上記素子形成面を含む各領域に、 MOS トランジスタ等の半導体素子をそれぞれ形成する。このとき、半導体層の表面は、素 子形成面の上に半導体素子が形成されるために、比較的急峻な凹凸形状に形成さ れている。
[0041] 次に、段差補償絶縁膜形成工程にお！ヽて、上記半導体層に対し、半導体素子を 覆うと共に素子形成面に沿った段差状の表面を有する段差補償絶縁膜を形成する。 この段差補償絶縁膜形成工程は、絶縁膜積層工程と、成形工程とにより行うことがで きる。すなわち、まず、絶縁膜積層工程では、半導体層に対し、半導体素子を覆うよ うに、平坦な表面を有する絶縁膜を積層する。続いて、成形工程では、例えばエッチ ング等により上記絶縁膜の表面を素子形成面に沿って段差状に成形すればよい。こ のことにより、上記凹凸形状の半導体層の表面は、比較的なだらかな表面に形成さ れると共に、素子形成面上の段差補償絶縁膜が一定の厚みに形成される。
[0042] その後、剥離層形成工程にお！ヽて、上記半導体層に対し、上記段差補償絶縁膜を 介して例えば水素や不活性ガス等の剥離物質をイオン注入することにより剥離層を 形成する。剥離層は、イオン注入される段差補償絶縁膜の表面カゝら一定の深さ位置 に形成されるため、上記段差補償絶縁膜及び素子形成面に沿って段差状に形成さ れることとなる。すなわち、剥離層は、素子形成面から一定の深さ位置に形成される。
[0043] 次に、分離工程において、上記半導体層の一部を上記剥離層に沿って分離する。
その結果、剥離層が素子形成面に沿って段差状に形成されているため、残された半 導体層は一定の厚みに形成されることとなる。つまり、形成された複数の半導体素子 が同じ電気特性を有し、各半導体素子における半導体層の厚みも適切に制御するこ とが可能となる。
[0044] また、上記分離工程の前に、平坦化膜形成工程と、貼付工程とを行うことが可能で ある。すなわち、平坦ィ匕膜形成工程では、上記段差補償絶縁膜を覆う平坦化膜を形 成する。続いて、貼付工程では、上記平坦化膜の表面にガラス基板等の基板を貼り 付ける。 発明の効果
[0045] 本発明によれば、半導体層に対し、素子形成面に沿った段差状の表面を有する段 差補償絶縁膜を形成することにより、剥離層を素子形成面カゝら一定の深さ位置にィ オン注入して形成できるため、分離後に残された半導体層を一定の厚みに形成する ことができる。その結果、形成された複数の半導体素子の電気特性を均一化できると 共に、各半導体素子における半導体層の厚みを適切に制御することができる。 図面の簡単な説明
[0046] [図 1]図 1は、実施形態 1の半導体装置を示す断面図である。
[図 2]図 2は、素子形成面形成工程で形成された熱酸化膜及び窒化珪素膜を示す断 面図である。
[図 3]図 3は、素子形成面形成工程において N型不純物元素がイオン注入される状 態を示す断面図である。
[図 4]図 4は、素子形成面形成工程で形成された選択酸化膜を示す断面図である。
[図 5]図 5は、素子形成面形成工程において P型不純物元素力イオン注入される状態 を示す断面図である。
[図 6]図 6は、素子形成面形成工程で形成された素子形成面を示す断面図である。
[図 7]図 7は、半導体素子形成工程でパターユングされた窒化珪素膜及び熱酸ィ匕膜 を示す断面図である。
[図 8]図 8は、半導体素子形成工程で形成された LOCOS酸ィ匕膜を示す断面図であ る。
[図 9]図 9は、半導体素子形成工程で形成されたゲート電極を示す断面図である。
[図 10]図 10は、半導体素子形成工程で形成されたゲート酸ィ匕膜を示す断面図であ る。
[図 11]図 11は、半導体素子形成工程で形成された N型低濃度不純物領域を示す断 面図である。
[図 12]図 12は、半導体素子形成工程で形成された P型低濃度不純物領域を示す断 面図である。
[図 13]図 13は、半導体素子形成工程で形成されたサイドウォールを示す断面図であ る。
[図 14]図 14は、半導体素子形成工程で形成された N型高濃度不純物領域を示す断 面図である。
[図 15]図 15は、半導体素子形成工程で形成された P型高濃度不純物領域を示す断 面図である。
[図 16]図 16は、絶縁膜積層工程で形成された絶縁膜を示す断面図である。
圆 17]図 17は、成形工程で形成された段差補償絶縁膜を示す断面図である。
圆 18]図 18は、剥離層形成工程で形成された剥離層を示す断面図である。
[図 19]図 19は、電極形成工程で形成された層間絶縁膜を示す断面図である。
[図 20]図 20は、電極形成工程で形成されたを電極示す断面図である。
圆 21]図 21は、平坦化膜形成工程で形成された平坦化膜と、貼付工程で貼り付けら れたガラス基板とを示す断面図である。
圆 22]図 22は、分離工程で一部が剥離層に沿って分離された半導体層を示す断面 図である 。
[図 23]図 23は、実施形態 2の半導体装置を示す断面図である。
[図 24]図 24は、従来の SOI基板の作製工程において、酸化シリコン層を形成した状 態を示す図である。
[図 25]図 25は、従来の SOI基板の作製工程において、水素注入層を形成した状態 を示す図である。
[図 26]図 26は、従来の SOI基板の作製工程において、ガラス基板に貼り付けた状態 を示す図である。
[図 27]図 27は、従来の SOI基板の作製工程において、シリコン層の一部を分離した 状態を示す図である。
圆 28]図 28は、シリコン基板の上に形成された熱酸ィ匕膜及び窒化珪素膜を示す断 面図である。
[図 29]図 29は、 N型不純物元素が注入されるシリコン基板を示す断面図である。 圆 30]図 30は、シリコン基板に形成された酸ィ匕膜を示す断面図である。
[図 31]図 31は、 P型不純物元素が注入されるシリコン基板を示す断面図である。 [図 32]図 32は、段差状に形成された基板表面を示す断面図である。
[図 33]図 33は、基板表面に形成されたトランジスタを示す断面図である。
圆 34]図 34は、シリコン基板に形成された剥離層を示す断面図である。
符号の説明
S 半導体装置
1 半導体層 (シリコン層）、半導体基板
6 選択酸化膜
28 段差補償絶縁膜 (絶縁膜）
29 レジス卜
30 剥離用物質
31 剥離層
35 平坦化膜
36 ガラス基板 (基板）
50 素子形成面
51 PMOSトランジスタ（半導体素子）
52 NMOSトランジスタ（半導体素子）
発明を実施するための最良の形態
[0048] 以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下 の実施形態に限定されるものではない。
[0049] 《発明の実施形態 1》
図 1〜図 22は、本発明に係る半導体装置 S及びその製造方法の実施形態 1を示し ている。
[0050] 図 1は、半導体装置 Sの構成を示す断面図である。図 1に示すように、半導体装置 S は、ガラス基板 36と、このガラス基板 36の上にそれぞれ積層された平坦ィ匕膜 35、層 間絶縁膜 32、段差補償絶縁膜 28、ゲート酸ィ匕膜 13、半導体層 1、保護膜 37、及び 複数の半導体素子 51, 52とを備えている。
[0051] 上記半導体層 1は、例えばシリコン層により構成され、高さの異なる複数の素子形 成面 50が、図 1で下側の表面に、段差状に形成されている。半導体層 1は、素子分 離膜である LOCOS酸ィ匕膜 12により互いに分離された Nゥェル領域 9及び Pゥエル領 域 10を有している。 Nゥエル領域 9及び Pゥエル領域 10には、上記素子形成面 50が それぞれ形成されている。図 1に示すように、 Nゥエル領域 9の素子形成面 50は、 Pゥ エル領域 10の素子形成面 50よりも上方に形成されている。
[0052] また、半導体層 1の Nゥエル領域 9には、例えばホウ素等の P型不純物元素がドー プされた P型低濃度不純物領域 20及び P型高濃度不純物領域 27とを有する活性領 域 53が形成されている。一方、半導体層 1の Pゥエル領域 10には、例えばリン等の N 型不純物元素がドープされた N型低濃度不純物領域 17及び N型高濃度不純物領 域 24を有する活性領域 54が形成されて 、る。
[0053] 一方、半導体層 1における素子形成面 50とは反対側の表面（つまり、図 1で上側の 表面)も、上記素子形成面 50に沿った段差状に形成されている。すなわち、半導体 層 1は、一定の厚みに形成されている。この半導体層 1の上側表面は、後述するよう に、半導体層 1の一部が、剥離用物質 30がイオン注入されることにより形成された剥 離層 31に沿って分離されることにより形成されている。そして、上記保護膜 37は、絶 縁層により構成され、上記半導体層 1の上側の表面を保護するように設けられて ヽる
[0054] 上記半導体素子 51, 52は、 MOSトランジスタであって、上記素子形成面 50を含 む Nゥヱル領域 9に形成された PMOSトランジスタ 51と、上記素子形成面 50を含む P ゥエル領域 10に形成された NMOSトランジスタ 52とにより構成されている。すなわち 、 PMOSトランジスタ 51及び NMOSトランジスタ 52は、ガラス基板 36上の異なる高さ 位置に形成されている。
[0055] PMOSトランジスタ 51は、上記活性領域 53と、素子形成面 50を覆うゲート酸ィ匕膜 1 3と、ゲート酸ィ匕膜 13を介して素子形成面 50に形成されたゲート電極 14とを備えて いる。ゲート電極 14の左右側部には、サイドウォール 21がそれぞれ形成されている。 そして、ゲート電極 14の上方の活性領域 53にはチャネル部が形成される一方、サイ ドウオール 21の上方の活性領域 53には、上記 P型低濃度不純物領域 20がそれぞ れ形成されている。また、 P型高濃度不純物領域 27は、各 P型低濃度不純物領域 20 の外側にそれぞれ形成されて ヽる。 [0056] NMOSトランジスタ 52は、上記活性領域 54と、素子形成面 50を覆うゲート酸ィ匕膜 13と、ゲート酸化膜 13を介して素子形成面 50に形成されたゲート電極 14とを備えて いる。ゲート電極 14の左右側部には、サイドウォール 21がそれぞれ形成されている。 そして、ゲート電極 14の上方の活性領域 54にはチャネル部が形成される一方、サイ ドウオール 21の上方の活性領域 54には、上記 N型低濃度不純物領域 17がそれぞ れ形成されている。また、 N型高濃度不純物領域 24は、各 N型低濃度不純物領域 1 7の外側にそれぞれ形成されて!、る。
[0057] 上記段差補償絶縁膜 28は、上記半導体層 1に対し、上記 PMOSトランジスタ 51及 び NMOSトランジスタ 52を覆うと共に上記素子形成面 50に沿った段差状の表面を 有している。このこと〖こより、段差補償絶縁膜 28は、ゲート電極 14やサイドウォール 2 1により形成されて ヽる急峻な段差を補償し、比較的なだらかな表面に形成されて 、 る。また、
上記層間絶縁膜 32は、段差補償絶縁膜 28を均一な厚みで覆うように形成されて いる。さらに、上記平坦ィ匕膜 35は、絶縁膜により構成され、層間絶縁膜 32を介して 上記段差補償絶縁膜 28を覆うように設けられている。平坦ィ匕膜 35の下側の表面は、 平坦な平面に形成されて!ヽる。
[0058] また、上記ゲート酸ィ匕膜 13、段差補償絶縁膜 28及び層間絶縁膜 32には、コンタク トホール 33が貫通して形成されている。各コンタクトホール 33には、電極 34が上記 N 型高濃度不純物領域 24又は P型高濃度不純物領域 27に接続されるように形成され ている。
[0059] そして、上記ガラス基板 36は、上記平坦ィ匕膜 35の平坦な表面に貼り付けられてい る。このように、本実施形態の半導体装置 Sは、ガラス基板 36の上に段差補償絶縁 膜 28等の複数の絶縁膜を介して設けられ、 LOCOS酸ィ匕膜 12により互いに分離さ れた複数の MOSトランジスタ 51, 52を備えている。
[0060] 半導体装置の製造方法
次に、図 1〜図 22を参照し、本発明に係る半導体装置の製造方法について説明す る。
[0061] 本実施形態の製造方法は、素子形成面形成工程と、半導体素子形成工程と、段 差補償絶縁膜形成工程と、剥離層形成工程と、電極形成工程と、平坦化膜形成ェ 程と、貼付工程と、分離工程とを備えている。
[0062] まず、素子形成面形成工程において、半導体層 1である半導体基板 1に、高さの異 なる複数の素子形成面 50を段差状に形成する。この素子形成面形成工程では、上 記半導体基板 1に対し、フォトリソグラフィ法により形成したマスク層（レジスト 4)を用い て選択酸化膜を形成することにより、素子形成面を段差状に形成する。
[0063] すなわち、図 2に示すように、半導体基板 1の上に熱酸化膜 2を形成し、その熱酸 化膜 2の上に窒化珪素膜 3を形成する。続いて、フォト工程を行う。すなわち、レジスト 4をマスクとして窒化珪素膜 3をパターユングする。その後、図 3に示すように、レジス ト 4が開口された領域である Nゥエル形成領域に対し、イオン注入により N型不純物 元素 5 (例えばリン)を注入する。
[0064] その後、レジスト 4を除去し、図 4に示すように、上記窒化珪素膜 3をマスクとして半 導体基板 1を熱酸化することにより、 Nゥエル形成領域上に選択酸化膜 6を形成する 。続いて、図 5に示すように、上記窒化珪素膜 3を除去した後に、選択酸化膜 6をマス クとして半導体基板 1に P型不純物元素 7 (例えばボロン)をイオン注入する。その結 果、半導体基板 1上の選択酸化膜 6が形成されて ヽな ヽ Pゥエル形成領域に P型不 純物元素 7が注入される。
[0065] 次に、熱酸化膜 2及び選択酸化膜 6を除去した後に、上記半導体基板 1を酸化雰 囲気中で熱処理する。このことにより、図 6に示すように、熱酸化膜 8が基板表面に形 成されると共に、 Nゥエル形成領域及び Pゥエル形成領域に注入された不純物元素 5 , 7が拡散し、 Nゥエル領域 9及び Pゥエル領域 10が形成される。このことにより、高さ の異なる素子形成面 50が半導体基板 1の表面に段差状に形成される。選択酸化膜 6が形成されていた Nゥエル領域 9の表面は、 Pゥエル領域 10の表面よりも低くなつて いる。
[0066] 続 、て、半導体素子形成工程を行う。この半導体素子形成工程では、上記素子形 成面 50を含む領域である Nゥヱル領域 9及び Pゥヱル領域 10に対し、 PMOSトラン ジスタ 51及び NMOSトランジスタ 52の少なくとも活性領域 53, 54及びゲート電極 14 をそれぞれ形成する。 [0067] まず、 Nゥ ル領域 9と Pゥ ル領域 10との境界領域に LOCOS酸化膜 12を形成す る。すなわち、図 7に示すように、上記熱酸ィ匕膜 8の上に窒化珪素膜 11を形成した後 、窒化珪素膜 11及び熱酸ィ匕膜 8のパターユングを行う。このことにより、 Nゥエル領域 9と Pゥエル領域 10との境界領域に開口部を形成する。次に、図 8に示すように、 LO COS酸化を行い、上記開口部に LOCOS酸ィ匕膜 12を形成する。その後、図 9に示 すように、窒化珪素膜 11及び熱酸ィ匕膜 8を一旦除去した後に、ゲート酸化膜 13を形 成する。
[0068] 続いて、図 10に示すように、 Nゥヱル領域 9及び Pゥヱル領域 10におけるゲート酸 化膜 13の上にゲート電極 14をそれぞれパターン形成する。その後、図 11に示すよう に、 Pゥヱル領域 10が開口するようにレジスト 15を形成し、ゲート電極 14をマスクとし て、リン等の N型不純物元素 16を Pゥエル領域 10にイオン注入する。このことにより、 N型低濃度不純物領域 17を形成する。
[0069] 次に、図 12に示すように、 Nゥエル領域 9が開口するようにレジスト 18を形成し、ゲ ート電極 14をマスクとして、ホウ素等の P型不純物元素 19を Nゥェル領域 9にイオン 注入する。このことにより、 P型低濃度不純物領域 20を形成する。
[0070] その後、 CVD法等により SiO膜を形成した後に、図 13に示すように、異方性ドライ
2
エッチングを行うことにより、上記各ゲート電極 14の両側壁に SiOによって構成され
2
たサイドウォール 21をそれぞれ形成する。続いて、図 14に示すように、 Pゥエル領域 1 0が開口するようにレジスト 22を形成し、ゲート電極 14及びサイドウォール 21をマスク として、リン等の N型不純物元素 23を Pゥェル領域 10にイオン注入する。このことによ り、 N型低濃度不純物領域 17の外側に N型高濃度不純物領域 24を形成する。
[0071] 次に、図 15に示すように、 Nゥエル領域 9が開口するようにレジスト 25を形成し、ゲ ート電極 14及びサイドウォール 21をマスクとして、ホウ素等の P型不純物元素 26を N ゥエル領域 9にイオン注入する。このこと〖こより、 P型低濃度不純物領域 20の外側に P 型高濃度不純物領域 27を形成する。その後、熱処理を行うことにより、イオン注入し た上記各不純物元素を活性化させる。
[0072] こうして、 Nゥエル領域 9には、 PMOSトランジスタ 51の活性領域 53と、ゲート電極 1 4及びサイドウォール 21とが形成される一方、 Pゥエル領域 10には、 NMOSトランジ スタ 52の活性領域 54と、ゲート電極 14及びサイドウォール 21とが形成される。このと き、半導体基板 1の表面は、素子形成面 50の上にゲート酸ィ匕膜 13を介して上記ゲ ート電極 14及びサイドウォール 21が突出して形成されるため、比較的急峻な凹凸形 状になっている。
[0073] 次に行う段差補償絶縁膜形成工程では、上記半導体基板 1に対し、上記 PMOSト ランジスタ 51及び NMOSトランジスタ 52の各ゲート電極 14等を覆うと共に素子形成 面 50に沿った段差状の表面を有する段差補償絶縁膜 28を形成する。この段差補償 絶縁膜形成工程は、絶縁膜積層工程と、成形工程とにより行う。
[0074] すなわち、まず、絶縁膜積層工程では、図 16に示すように、半導体基板 1に対し、 上記 PMOSトランジスタ 51及び NMOSトランジスタ 52の各ゲート電極 14等を覆うよ うに SiO等の絶縁膜 28を積層し、 CMP法等により平坦化する。言い換えれば、平坦
2
な表面を有する絶縁膜 28を、上記半導体基板 1に積層して形成する。続いて、成形 工程では、図 17に示すように、 Pゥエル領域 10にパターン形成したレジスト 29をマス クにして、 Nゥエル領域 9及び Pゥエル領域 10におけるゲート酸ィ匕膜 13の表面の高さ の差 (すなわち、素子形成面 50の高さの差)だけ上記絶縁膜 28をエッチングして薄 膜化する。このこと〖こより、段差補償絶縁膜 28を形成する。
[0075] このとき、薄膜ィ匕する領域と薄膜ィ匕しない領域との境界は、なるべくなだらかな段差 形状とすることが望ましい。エッチング方法としては、例えば等方性ドライエッチング やウエットエッチングが適している。こうして、半導体基板 1の表面は、比較的なだらか な表面を有する段差補償絶縁膜 28により覆われることとなる。
[0076] 次に、剥離層形成工程を行う。剥離層形成工程では、図 18に示すように、レジスト 2 9を除去した後に、上記半導体基板 1に対し、段差補償絶縁膜 28を介して剥離用物 質 30である例えば水素や He、 Ne等の不活性ガスをイオン注入する。このことにより 、半導体基板 1に剥離層 31を形成する。尚、上記剥離用物質 30は、水素及び不活 性ガスの少なくとも一方により構成することができる。このとき、剥離層 31は、段差補 償絶縁膜 28の表面カゝら一定の深さ位置に形成されるため、段差補償絶縁膜 28及び 素子形成面 50に沿って段差状に形成される。すなわち、剥離層 31は、素子形成面 50から一定の深さ位置に形成される。 [0077] 次に行う電極形成工程では、図 19に示すように、上記段差補償絶縁膜 28の上に S iO膜を所定の厚みで積層することにより、層間絶縁膜 32を形成する。層間絶縁膜 3
2
2の表面は、段差補償絶縁膜 28の表面に沿った段差状に形成されている。
[0078] その後、図 20に示すように、上記ゲート酸ィ匕膜 13、段差補償絶縁膜 28及び層間 絶縁膜 32に対し、複数のコンタクトホール 33を貫通形成する。このとき、コンタクトホ ール 33を、 Nゥ ル領域 9における P型高濃度不純物領域 27の上方位置と、 Pゥエル 領域 10における N型高濃度不純物領域 24の上方位置とのそれぞれにおいて形成 する。その後に、導電性材料を上記各コンタクトホール 33に充填させることにより、電 極 34を形成する。各電極 34は、層間絶縁膜 32の表面カゝら突出して形成されている 。こうして、電極 34は、 N型高濃度不純物領域 24又は P型高濃度不純物領域 27に 接続される。
[0079] 次に、平坦ィ匕膜形成工程では、図 21に示すように、上記段差補償絶縁膜 28を覆う 平坦化膜 35を形成する。すなわち、上記層間絶縁膜 32の上に SiO等の絶縁膜を
2
形成した後に、 CMP法等により平坦化する。続いて、貼付工程では、上記平坦化膜 35の表面を洗浄した後に、その表面にガラス基板 36を貼り付ける。貼付工程は、分 離工程の前に行われる。
[0080] 次に行う分離工程では、図 22〖こ上下を逆〖こして示すよう〖こ、 400〜600°C程度の 熱処理を行うことにより、半導体基板 1の一部を剥離層 31に沿って分離する。その結 果、 PMOSトランジスタ 51及び NMOSトランジスタ 52は、薄型化されて半導体基板 1上力もガラス基板 36上に移されることとなる。そして、剥離層 31が素子形成面 50に 沿って段差状に形成されているため、残された半導体層 1 (つまり、半導体基板 1の 一部）は一定の厚みに形成される。
[0081] その後、剥離層 31をエッチング等により取り除いた後、露出した半導体層 1の表面 を保護し、電気絶縁性を確保するために、保護膜 37を形成する。この場合、剥離層 3 1のエッチングに引き続いて、 LOCOS酸ィ匕膜 12が露出するまで半導体層 1をエッチ ングして、素子分離を行うようにしてもよい。以上のようにして、半導体装置 Sは製造さ れる。
[0082] 一実施形態 1の効果 したがって、この実施形態 1によると、まず、 PMOSトランジスタ 51及び NMOSトラ ンジスタ 52を、半導体基板 1とは別の基板であるガラス基板 36に薄膜ィ匕して製造で きる。さらに、 1回のフォト工程によって上記 PMOSトランジスタ 51及び NMOSトラン ジスタ 52のゥエル形成を行うことができるため、製造期間を短縮し製造コスト抑えるこ とができる。また、ゲート電極 14等を段差補償絶縁膜 28により覆うことにより、イオン 注入される基板表面を比較的なだらかな形状にしたので、剥離層 31が急峻な段差 状に形成されてしまうのを防止することができる。
[0083] そのことに加え、上記段差補償絶縁膜 28の表面を素子形成面 50に沿った段差状 に形成するようにしたので、剥離層 31を段差補償絶縁膜 28の表面及び素子形成面 50から一定の深さ位置にイオン注入して形成することができる。すなわち、図 1に示 すように、分離後に残された半導体層 1を一定の厚み cに形成することができる。その 結果、形成された PMOSトランジスタ 51及び NMOSトランジスタ 52の電気特性を均 一化できると共に、各 PMOSトランジスタ 51及び NMOSトランジスタ 52における半 導体層 1の厚みを適切に制御することができる。
[0084] 《発明の実施形態 2》
図 23は、本発明に係る半導体装置及びその製造方法の実施形態 2を示している。 尚、以下の実施形態では、図 1〜図 22と同じ部分については同じ符号を付して、そ の詳細な説明を省略する。
[0085] 本実施形態の半導体装置 Sは、平坦ィ匕膜 35が絶縁膜 40を介してガラス基板 36に 設けられている。また、ガラス基板 36には、能動素子又は受動素子等の電気素子 41 力 貼付工程の前に予め形成されている。電気素子 41は、半導体層 1を覆う保護膜 37と同じ膜によって覆われている。電気素子 41の上方の保護膜 37には、コンタクト ホール 38が形成されている。一方、 PMOSトランジスタ 51及び NMOSトランジスタ 5 2における電極 34の一方の上方には、層間絶縁膜 32、段差補償絶縁膜 28及び保 護膜 37等を貫通するコンタクトホール 38が形成されている。そして、電気素子 41及 び上記電極 34は、上記各コンタクトホール 38に充填されたメタル配線 39を介して接 続されている。尚、本実施形態では、 LOCOS酸ィ匕膜 12が、 PMOSトランジスタ 51 及び NMOSトランジスタ 52の左右両側にそれぞれ形成されている。 [0086] 上記半導体装置 Sを製造する場合には、ガラス基板 36に絶縁膜 40を積層すると共 に、電気素子 41を形成しておく。そして、上記実施形態 1における貼付工程におい て、平坦ィ匕膜形成工程で形成された平坦ィ匕膜 35の表面を、上記ガラス基板 36に積 層された絶縁膜 40に貼り付ける。
[0087] 続いて、上記実施形態 1と同様に、分離工程を行う。このことにより、 PMOSトランジ スタ 51及び NMOSトランジスタ 52は、ガラス基板 36側に移される。その後、保護膜 3 7を、半導体層 1や電気素子 41を覆うように形成する。このとき、平坦化膜 35、層間 絶縁膜 32及び段差補償絶縁膜 28等の側面も、上記保護膜 37によって覆う。
[0088] 次に行う配線形成工程では、コンタクトホール 38を、電気素子 41及び電極 34の上 方にそれぞれ形成し、各コンタクトホール 38に導電材料を充填してパターユングする ことにより、電気素子 41と電極 34とを接続するメタル配線 39を形成する。以上のェ 程により、半導体装置 Sを製造する。
[0089] 《その他の実施形態》
上記実施形態では、段差補償絶縁膜 28、層間絶縁膜 32及び平坦ィ匕膜 35をこの 順に積層するようにしたが、本発明はこれに限らず、段差補償絶縁膜 28を厚めに形 成し、その段差補償絶縁膜 28に直接に平坦ィ匕膜 35を積層するようにしてもよい。こ のことにより、製造工程を簡略ィ匕して製造コストの低減を図ることができる。
産業上の利用可能性
[0090] 以上説明したように、本発明は、半導体装置の製造方法、及び半導体装置につい て有用であり、特に、剥離層が形成される半導体層に対し、高さの異なる複数の素子 形成面を形成すると共に各素子形成面に半導体素子を形成し、各半導体素子の半 導体層を同じ厚みに形成する場合に適している。

Claims

請求の範囲
[1] 半導体層に高さの異なる複数の素子形成面を段差状に形成する素子形成面形成 工程と、
上記複数の素子形成面を含む領域に半導体素子をそれぞれ形成する半導体素子 形成工程と、
上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差 状の表面を有する段差補償絶縁膜を形成する段差補償絶縁膜形成工程と、 上記半導体層に対し、上記段差補償絶縁膜を介して剥離物質をイオン注入するこ とにより、剥離層を形成する剥離層形成工程と、
上記半導体層の一部を上記剥離層に沿って分離する分離工程とを備えて 、る ことを特徴とする半導体装置の製造方法。
[2] 請求項 1において、
上記段差補償絶縁膜形成工程は、上記半導体層に対して上記半導体素子を覆う ように、平坦な表面を有する絶縁膜を積層する絶縁膜積層工程と、上記絶縁膜の表 面を上記素子形成面に沿って段差状に成形する成形工程とを備えている ことを特徴とする半導体装置の製造方法。
[3] 請求項 2において、
上記成形工程では、エッチングにより上記絶縁膜の表面を成形する
ことを特徴とする半導体装置の製造方法。
[4] 請求項 1において、
上記段差補償絶縁膜を覆う平坦化膜を形成する平坦化膜形成工程と、 上記平坦ィ匕膜の表面に基板を貼り付ける貼付工程とを備えている
ことを特徴とする半導体装置の製造方法。
[5] 請求項 4において、
上記貼付工程は、上記分離工程の前に行われる
ことを特徴とする半導体装置の製造方法。
[6] 請求項 1において、
上記素子形成面形成工程では、上記半導体層に対し、フォトリソグラフィ法により形 成したマスク層を用いて選択酸化膜を形成することにより、素子形成面を段差状に形 成する
ことを特徴とする半導体装置の製造方法。
[7] 請求項 1において、
上記半導体層は、シリコン層である
ことを特徴とする半導体装置の製造方法。
[8] 請求項 1において、
上記剥離用物質は、水素及び不活性ガスの少なくとも一方により構成されている ことを特徴とする半導体装置の製造方法。
[9] 請求項 1において、
上記半導体素子は、 MOSトランジスタである
ことを特徴とする半導体装置の製造方法。
[10] 高さの異なる複数の素子形成面が段差状に形成された半導体層と、
上記素子形成面を含む各領域にそれぞれ形成された半導体素子と、 上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差 状の表面を有する段差補償絶縁膜とを備え、
上記半導体層の一部は、剥離用物質力 Sイオン注入されることにより形成された剥離 層に沿って分離されている
ことを特徴とする半導体装置。
[11] 高さの異なる複数の素子形成面が段差状に形成された半導体層と、
上記素子形成面を含む各領域にそれぞれ形成された半導体素子と、 上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差 状の表面を有する段差補償絶縁膜とを備え、
上記半導体層は、一定の厚みに形成されている
ことを特徴とする半導体装置。
[12] 請求項 10又は 11において、
上記段差補償絶縁膜を覆う平坦化膜と、
上記平坦ィ匕膜の表面に貼り付けられた基板とを備えている ことを特徴とする半導体装置。
[13] 請求項 12において、
上記基板は、ガラス基板である
ことを特徴とする半導体装置。
[14] 請求項 10又は 11において、
上記半導体層は、シリコン層である
ことを特徴とする半導体装置。
[15] 請求項 10において、
上記剥離用物質は、水素及び不活性ガスの少なくとも一方により構成されている ことを特徴とする半導体装置。
[16] 請求項 10又は 11において、
上記半導体素子は、 MOSトランジスタである
ことを特徴とする半導体装置。
PCT/JP2005/020945 2005-01-12 2005-11-15 半導体装置の製造方法、及び半導体装置 WO2006075444A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006552850A JP4902362B2 (ja) 2005-01-12 2005-11-15 半導体装置の製造方法
US11/792,487 US7829400B2 (en) 2005-01-12 2005-11-15 Semiconductor device fabrication method and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005005300 2005-01-12
JP2005-005300 2005-01-12

Publications (1)

Publication Number Publication Date
WO2006075444A1 true WO2006075444A1 (ja) 2006-07-20

Family

ID=36677477

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/020945 WO2006075444A1 (ja) 2005-01-12 2005-11-15 半導体装置の製造方法、及び半導体装置

Country Status (4)

Country Link
US (1) US7829400B2 (ja)
JP (2) JP4902362B2 (ja)
KR (1) KR100865365B1 (ja)
WO (1) WO2006075444A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076882A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
US20100252885A1 (en) * 2008-01-21 2010-10-07 Sharp Kabushiki Kaisha Semiconductor device and display device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
US7687862B2 (en) * 2008-05-13 2010-03-30 Infineon Technologies Ag Semiconductor devices with active regions of different heights
TWI529939B (zh) * 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186186A (ja) * 1997-12-18 1999-07-09 Denso Corp 半導体基板の製造方法
JP2001189465A (ja) * 1992-02-25 2001-07-10 Seiko Instruments Inc 半導体装置

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3865654A (en) * 1972-11-01 1975-02-11 Ibm Complementary field effect transistor having p doped silicon gates and process for making the same
US4466174A (en) * 1981-12-28 1984-08-21 Texas Instruments Incorporated Method for fabricating MESFET device using a double LOCOS process
US5242844A (en) * 1983-12-23 1993-09-07 Sony Corporation Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
US4516316A (en) * 1984-03-27 1985-05-14 Advanced Micro Devices, Inc. Method of making improved twin wells for CMOS devices by controlling spatial separation
US4929565A (en) * 1986-03-04 1990-05-29 Motorola, Inc. High/low doping profile for twin well process
US4708770A (en) * 1986-06-19 1987-11-24 Lsi Logic Corporation Planarized process for forming vias in silicon wafers
US4983537A (en) * 1986-12-29 1991-01-08 General Electric Company Method of making a buried oxide field isolation structure
JPS63177564A (ja) * 1987-01-19 1988-07-21 Fujitsu Ltd 半導体装置
US4777147A (en) * 1987-01-28 1988-10-11 Texas Instruments Incorporated Forming a split-level CMOS device
US4743563A (en) * 1987-05-26 1988-05-10 Motorola, Inc. Process of controlling surface doping
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
US5019526A (en) * 1988-09-26 1991-05-28 Nippondenso Co., Ltd. Method of manufacturing a semiconductor device having a plurality of elements
JPH0775243B2 (ja) * 1989-02-22 1995-08-09 株式会社東芝 半導体装置の製造方法
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
US5243215A (en) * 1990-05-31 1993-09-07 Fuji Electric Co., Ltd. Semiconductor photodiode device with reduced junction area
US5024961A (en) * 1990-07-09 1991-06-18 Micron Technology, Inc. Blanket punchthrough and field-isolation implant for sub-micron N-channel CMOS devices
US5362979A (en) * 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
US5298782A (en) * 1991-06-03 1994-03-29 Sgs-Thomson Microelectronics, Inc. Stacked CMOS SRAM cell with polysilicon transistor load
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
KR950005464B1 (ko) * 1992-02-25 1995-05-24 삼성전자주식회사 반도체장치의 제조방법
JP3188779B2 (ja) * 1992-02-25 2001-07-16 セイコーインスツルメンツ株式会社 半導体装置
US5525823A (en) * 1992-05-08 1996-06-11 Sgs-Thomson Microelectronics, Inc. Manufacture of CMOS devices
JP2920580B2 (ja) * 1992-08-19 1999-07-19 セイコーインスツルメンツ株式会社 半導体装置
JPH05326692A (ja) * 1992-05-25 1993-12-10 Fujitsu Ltd 半導体装置の製造方法
KR100244623B1 (ko) * 1992-07-24 2000-03-02 고토 기치 열용융형 접착성 섬유 시이트 및 이의 제조방법
US5432129A (en) * 1993-04-29 1995-07-11 Sgs-Thomson Microelectronics, Inc. Method of forming low resistance contacts at the junction between regions having different conductivity types
US5863823A (en) * 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
JPH07142597A (ja) * 1993-11-12 1995-06-02 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5413944A (en) * 1994-05-06 1995-05-09 United Microelectronics Corporation Twin tub CMOS process
DE69529493T2 (de) * 1994-06-20 2003-10-30 Canon Kk Anzeigevorrichtung und Verfahren zu ihrer Herstellung
JPH0855968A (ja) * 1994-08-10 1996-02-27 Hitachi Ltd 半導体集積回路装置の製造方法
JP2959412B2 (ja) * 1994-09-28 1999-10-06 日本電気株式会社 半導体記憶装置及びその製造方法
KR0166038B1 (ko) 1994-12-29 1998-12-15 김주용 반도체 소자의 캐패시터 제조방법
US5624857A (en) * 1995-04-14 1997-04-29 United Microelectronics Corporation Process for fabricating double well regions in semiconductor devices
US5552346A (en) * 1995-04-27 1996-09-03 Taiwan Semiconductor Manufacturing Co. Planarization and etch back process for semiconductor layers
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US6831322B2 (en) * 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
US5523247A (en) * 1995-08-24 1996-06-04 Altera Corporation Method of fabricating self-aligned planarized well structures
US5780352A (en) * 1995-10-23 1998-07-14 Motorola, Inc. Method of forming an isolation oxide for silicon-on-insulator technology
TW360982B (en) * 1996-01-26 1999-06-11 Matsushita Electric Works Ltd Thin film transistor of silicon-on-insulator type
KR100211540B1 (ko) * 1996-05-22 1999-08-02 김영환 반도체소자의 층간절연막 형성방법
JP3219685B2 (ja) * 1996-06-04 2001-10-15 キヤノン株式会社 液晶表示装置およびその製造方法
TW328619B (en) * 1996-09-21 1998-03-21 United Microelectronics Corp The high-pressure MOS and its manufacturing method
US5882984A (en) * 1996-10-09 1999-03-16 Mosel Vitelic Inc. Method for increasing the refresh time of the DRAM
US6150695A (en) * 1996-10-30 2000-11-21 Advanced Micro Devices, Inc. Multilevel transistor formation employing a local substrate formed within a shallow trench
KR100232197B1 (ko) * 1996-12-26 1999-12-01 김영환 반도체 소자의 제조 방법
JPH10199840A (ja) * 1997-01-06 1998-07-31 Sony Corp Ｓｏｉ基板の製造方法
JPH10233392A (ja) * 1997-02-20 1998-09-02 Mitsubishi Electric Corp 半導体装置の製造方法
TW347564B (en) * 1997-02-24 1998-12-11 Winbond Electronics Corp Process for producing bury N+ region etching stop oxide
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
KR100240891B1 (ko) * 1997-06-30 2000-01-15 김영환 반도체장치의 캐패시터용 하부전극 형성방법
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JPH11145481A (ja) * 1997-11-06 1999-05-28 Denso Corp 半導体基板およびその製造方法
KR100253394B1 (ko) * 1997-12-29 2000-04-15 김영환 듀얼 게이트절연막을 가지는 게이트전극의 제조방법
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
US5972789A (en) * 1998-06-01 1999-10-26 Vanguard International Semiconductor Corporation Method for fabricating reduced contacts using retardation layers
JP3338383B2 (ja) * 1998-07-30 2002-10-28 三洋電機株式会社 半導体装置の製造方法
TW417236B (en) * 1998-09-01 2001-01-01 Mosel Vitelic Inc A global planarization process
US6198148B1 (en) * 1998-12-08 2001-03-06 United Microelectronics Corp. Photodiode
JP3751469B2 (ja) * 1999-04-26 2006-03-01 沖電気工業株式会社 Ｓｏｉ構造の半導体装置の製造方法
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
US6258673B1 (en) * 1999-12-22 2001-07-10 International Business Machines Corporation Multiple thickness of gate oxide
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
US6239000B1 (en) * 2000-01-31 2001-05-29 United Microelectronics Corp. Method of forming isolation structure for isolating high voltage devices
JP3613459B2 (ja) * 2000-03-16 2005-01-26 旭化成マイクロシステム株式会社 半導体装置
US6583061B2 (en) * 2001-08-31 2003-06-24 Eastman Kodak Company Method for creating an anti-blooming structure in a charge coupled device
JP4054557B2 (ja) * 2001-10-10 2008-02-27 沖電気工業株式会社 半導体素子の製造方法
US6723640B2 (en) * 2002-06-29 2004-04-20 Hynix Semiconductor Inc. Method for forming contact plug of semiconductor device
JP2004152962A (ja) * 2002-10-30 2004-05-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4508606B2 (ja) * 2003-03-20 2010-07-21 株式会社リコー 複数種類のウエルを備えた半導体装置の製造方法
US6794219B1 (en) * 2003-07-28 2004-09-21 Eastman Kodak Company Method for creating a lateral overflow drain, anti-blooming structure in a charge coupled device
JP4540320B2 (ja) * 2003-09-19 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US6995095B2 (en) * 2003-10-10 2006-02-07 Macronix International Co., Ltd. Methods of simultaneously fabricating isolation structures having varying dimensions
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189465A (ja) * 1992-02-25 2001-07-10 Seiko Instruments Inc 半導体装置
JPH11186186A (ja) * 1997-12-18 1999-07-09 Denso Corp 半導体基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076882A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
US20100252885A1 (en) * 2008-01-21 2010-10-07 Sharp Kabushiki Kaisha Semiconductor device and display device

Also Published As

Publication number Publication date
JP2011216897A (ja) 2011-10-27
JPWO2006075444A1 (ja) 2008-06-12
KR100865365B1 (ko) 2008-10-24
US7829400B2 (en) 2010-11-09
US20080128807A1 (en) 2008-06-05
KR20070086005A (ko) 2007-08-27
JP4902362B2 (ja) 2012-03-21

Similar Documents

Publication Publication Date Title
US7790528B2 (en) Dual substrate orientation or bulk on SOI integrations using oxidation for silicon epitaxy spacer formation
JP4467628B2 (ja) 半導体装置の製造方法
JP4814498B2 (ja) 半導体基板の製造方法
US9355887B2 (en) Dual trench isolation for CMOS with hybrid orientations
US8877606B2 (en) Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
JP4202563B2 (ja) 半導体装置
US8017492B2 (en) Method for fabricating semiconductor device and semiconductor device with separation along peeling layer
US7316943B2 (en) Method for manufacturing semiconductor apparatus having drain/source on insulator
WO2002035606A1 (fr) Dispositif a semi-conducteurs et procede de production dudit dispositif
JP4902362B2 (ja) 半導体装置の製造方法
JP2006339398A (ja) 半導体装置の製造方法
JP4328708B2 (ja) Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造
JPH11145481A (ja) 半導体基板およびその製造方法
JP4036341B2 (ja) 半導体装置及びその製造方法
JP2004040093A (ja) Ｓｏｉウェーハ及びその製造方法
US6855633B2 (en) Method for fabricating semiconductor device
JP2001007341A (ja) 半導体装置およびその製造方法
JP2008066566A (ja) 半導体装置及びその製造方法
JP2008147445A (ja) 半導体装置及びその製造方法
JP2005333060A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006552850

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11792487

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020077013095

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05807066

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 5807066

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 11792487

Country of ref document: US