JP2959412B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関し、特に、スタック型容量により構成さ
れたメモリ・セルを有する半導体記憶装置及びその製造
方法に関するものである。
の製造方法に関し、特に、スタック型容量により構成さ
れたメモリ・セルを有する半導体記憶装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置は、年々高集積化され、
高集積化を実現するためにメモリ・セルの容量構造は、
平面的な構造から立体的な構造が使われるようになり、
その中でスタック型容量と呼ばれるものがある。従来の
半導体記憶装置及びその製造方法には、例えばＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ，ＶＯＬ，ＥＤ−２７，Ｎｏ．８，Ａ
ｕｇ １９８０，Ｐ．１５９６〜１６０１に示すような
ものがある。
高集積化を実現するためにメモリ・セルの容量構造は、
平面的な構造から立体的な構造が使われるようになり、
その中でスタック型容量と呼ばれるものがある。従来の
半導体記憶装置及びその製造方法には、例えばＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ，ＶＯＬ，ＥＤ−２７，Ｎｏ．８，Ａ
ｕｇ １９８０，Ｐ．１５９６〜１６０１に示すような
ものがある。
【０００３】すなわち、図８に示すように、Ｐ型シリコ
ン基板（１）にフィールド酸化膜（２）を形成し、ゲー
ト酸化膜（３）、第１のポリシリコンを順次成長させ、
リソグラフィー技術を用いて、第１のポリシリコン膜か
らなる第１の配線層（ゲート電極）（４）をパターニン
グする。ここで、メモリ・セル部の第１の配線層（４）
はワード線となる。つづいて、パターニングされた第１
の配線層（４）とフィールド酸化膜（２）をマスクとし
てＮ型不純物イオン（例えばＰなど）をイオン注入して
Ｎ＋型拡散層（５）を形成し、第１の層間絶縁膜（６）
を形成し、第１のコンタクトを形成し、第２の配線層
（８）を形成する。ここでメモリ・セル部の第２の配線
層（８）はビット線となる。
ン基板（１）にフィールド酸化膜（２）を形成し、ゲー
ト酸化膜（３）、第１のポリシリコンを順次成長させ、
リソグラフィー技術を用いて、第１のポリシリコン膜か
らなる第１の配線層（ゲート電極）（４）をパターニン
グする。ここで、メモリ・セル部の第１の配線層（４）
はワード線となる。つづいて、パターニングされた第１
の配線層（４）とフィールド酸化膜（２）をマスクとし
てＮ型不純物イオン（例えばＰなど）をイオン注入して
Ｎ＋型拡散層（５）を形成し、第１の層間絶縁膜（６）
を形成し、第１のコンタクトを形成し、第２の配線層
（８）を形成する。ここでメモリ・セル部の第２の配線
層（８）はビット線となる。
【０００４】つづいて、第２の層間絶縁膜（９）を形成
し、メモリ・セル部のＮ＋型拡散層（５）と下部容量電
極（１１）とを接続するための第２のコンタクト（１
０）を開孔して、第２のポリシリコン膜を全面に形成
し、パターニングすることにより、下部容量電極（１
１）を形成し、下部容量電極（１１）を覆うように容量
絶縁膜（１２）を形成し、さらに容量絶縁膜（１２）を
覆うように上部容量電極（１３）を形成する。この時、
上部容量電極（１３）はメモリ・セル部をすべて覆って
いる。つづいて、第３の層間絶縁膜（１５）を形成し、
周辺部のＮ＋型拡散層（５）と第３の配線層（１７）と
を接続するための第３のコンタクト（１６）を開孔し
て、最後に第３の配線層（１７）を形成する。
し、メモリ・セル部のＮ＋型拡散層（５）と下部容量電
極（１１）とを接続するための第２のコンタクト（１
０）を開孔して、第２のポリシリコン膜を全面に形成
し、パターニングすることにより、下部容量電極（１
１）を形成し、下部容量電極（１１）を覆うように容量
絶縁膜（１２）を形成し、さらに容量絶縁膜（１２）を
覆うように上部容量電極（１３）を形成する。この時、
上部容量電極（１３）はメモリ・セル部をすべて覆って
いる。つづいて、第３の層間絶縁膜（１５）を形成し、
周辺部のＮ＋型拡散層（５）と第３の配線層（１７）と
を接続するための第３のコンタクト（１６）を開孔し
て、最後に第３の配線層（１７）を形成する。
【０００５】このように、スタック型容量をワード線及
びビット線上に設けることで、スタック型容量の下部容
量電極の面積や厚さを大きくして、容量値を増大させる
ことができるので、半導体記憶装置の動作の安定化が可
能となる。更に下部容量電極が厚く形成されても、第１
のコンタクトのアスペクト比を小さいままにしておける
ので、第１のコンタクトの開孔を容易にし、製造上の安
定も得られるというものである。
びビット線上に設けることで、スタック型容量の下部容
量電極の面積や厚さを大きくして、容量値を増大させる
ことができるので、半導体記憶装置の動作の安定化が可
能となる。更に下部容量電極が厚く形成されても、第１
のコンタクトのアスペクト比を小さいままにしておける
ので、第１のコンタクトの開孔を容易にし、製造上の安
定も得られるというものである。
【０００６】
【発明が解決しようとする課題】この従来の半導体記憶
装置及びその製造方法では、半導体記憶装置の高集積化
に伴うコンタクト寸法の縮少に対して、周辺部のコンタ
クトのアスペクト比が大きくなり、配線のカバレッジが
悪くなるという問題点があった。特に、図８に示すもの
において、最上層の配線層（１７）とＮ＋型拡散層
（５）との間に寸法の小さいコンタクト（１６）を開孔
しようとすると、アスペクト比が大きいため、配線層
（１７）のカバレッジが悪く断線による導電不良が発生
させる可能性がある。例えば、０．６μｍ程度のコンタ
クトを有する１６ＭＤＲＡＭでは、層間膜厚Ｚ２（コン
タクト高さ）は１２０００〜１４０００Åで、アスペク
ト比は２．０〜２．３である。
装置及びその製造方法では、半導体記憶装置の高集積化
に伴うコンタクト寸法の縮少に対して、周辺部のコンタ
クトのアスペクト比が大きくなり、配線のカバレッジが
悪くなるという問題点があった。特に、図８に示すもの
において、最上層の配線層（１７）とＮ＋型拡散層
（５）との間に寸法の小さいコンタクト（１６）を開孔
しようとすると、アスペクト比が大きいため、配線層
（１７）のカバレッジが悪く断線による導電不良が発生
させる可能性がある。例えば、０．６μｍ程度のコンタ
クトを有する１６ＭＤＲＡＭでは、層間膜厚Ｚ２（コン
タクト高さ）は１２０００〜１４０００Åで、アスペク
ト比は２．０〜２．３である。
【０００７】また、メモリ・セル部と周辺部の層間膜を
一様に薄くできないのは、配線層間の絶縁性と層間膜の
平坦性を確保するためある程度の厚さを必要とするから
である。コンタクトのアスペクト比を小さくし、配線の
カバレッジが改善する方法としては、コンタクト回りの
層間膜を薄くする技術である特開平３−１０１１３２
号、特開平３−１７５１５０号があるが、いずれもフォ
トレジストを使ったリソグラフィー工程が一回増えるた
め工程が長く、複雑になり、コストが増大するという問
題があった。
一様に薄くできないのは、配線層間の絶縁性と層間膜の
平坦性を確保するためある程度の厚さを必要とするから
である。コンタクトのアスペクト比を小さくし、配線の
カバレッジが改善する方法としては、コンタクト回りの
層間膜を薄くする技術である特開平３−１０１１３２
号、特開平３−１７５１５０号があるが、いずれもフォ
トレジストを使ったリソグラフィー工程が一回増えるた
め工程が長く、複雑になり、コストが増大するという問
題があった。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
に設けられた容量絶縁膜を下部容量電極と上部容量電極
とで挟んだスタック型容量が、ワード線及びビット線上
にあるメモリ・セルより構成された半導体記憶装置にお
いて、前記上部容量電極の存在する第１の領域と、前記
上部容量電極の存在しない第２の領域とを有して、前記
上部容量電極より先に形成され、下層に存在する層間絶
縁膜が、少なくとも前記第１の領域端部において前記第
２の領域より厚く、かつ前記第２の領域端部において層
間絶縁膜は平坦化されており、前記第２の領域端部の層
間絶縁膜のエッチングはその平坦性を保てるように配線
層が露出する直前で止められていることを特徴とする半
導体記憶装置であり、また、前記第１の領域が、半導体
基板の掘り下げられた部分に設けられていることを特徴
とする半導体記憶装置である。
に設けられた容量絶縁膜を下部容量電極と上部容量電極
とで挟んだスタック型容量が、ワード線及びビット線上
にあるメモリ・セルより構成された半導体記憶装置にお
いて、前記上部容量電極の存在する第１の領域と、前記
上部容量電極の存在しない第２の領域とを有して、前記
上部容量電極より先に形成され、下層に存在する層間絶
縁膜が、少なくとも前記第１の領域端部において前記第
２の領域より厚く、かつ前記第２の領域端部において層
間絶縁膜は平坦化されており、前記第２の領域端部の層
間絶縁膜のエッチングはその平坦性を保てるように配線
層が露出する直前で止められていることを特徴とする半
導体記憶装置であり、また、前記第１の領域が、半導体
基板の掘り下げられた部分に設けられていることを特徴
とする半導体記憶装置である。
【０００９】また、本発明は、第１導電型のシリコン基
板に、フィールド酸化膜を形成し、ゲート酸化膜を形成
し、ワード線となる第１の配線層を形成し、第２導電型
の拡散層を形成し、第１の層間絶縁膜を形成し、第１の
コンタクトを形成し、ビット線となる第２の配線層を形
成し、第２の層間絶縁膜を形成し、第２のコンタクトを
形成し、下部容量電極を形成し、容量絶縁膜を形成し、
上部容量電極を形成し、前記上部容量電極をマスクとし
て前記第２の層間絶縁膜を平坦性を保てるように配線層
が露出する直前までエッチングし、第３の層間絶縁膜を
形成し、第３のコンタクトを形成し、第３の配線層を形
成することを特徴とする半導体記憶装置の製造方法であ
る。
板に、フィールド酸化膜を形成し、ゲート酸化膜を形成
し、ワード線となる第１の配線層を形成し、第２導電型
の拡散層を形成し、第１の層間絶縁膜を形成し、第１の
コンタクトを形成し、ビット線となる第２の配線層を形
成し、第２の層間絶縁膜を形成し、第２のコンタクトを
形成し、下部容量電極を形成し、容量絶縁膜を形成し、
上部容量電極を形成し、前記上部容量電極をマスクとし
て前記第２の層間絶縁膜を平坦性を保てるように配線層
が露出する直前までエッチングし、第３の層間絶縁膜を
形成し、第３のコンタクトを形成し、第３の配線層を形
成することを特徴とする半導体記憶装置の製造方法であ
る。
【００１０】さらにまた、本発明は、第１導電型のシリ
コン基板に掘り下げ部分を形成し、フィールド酸化膜を
形成し、ゲート酸化膜を形成し、ワード線となる第１の
配線層を形成し、第２導電型の拡散層を形成し、第１の
層間絶縁膜を形成し、第１のコンタクトを形成し、ビッ
ト線となる第２の配線層を形成し、第２の層間絶縁膜を
形成し、第２のコンタクトを形成し、下部容量電極を形
成し、容量絶縁膜を形成し、上部容量電極を形成し、前
記上部容量電極をマスクとして前記第２の層間絶縁膜を
平坦性を保てるように配線層が露出する直前までエッチ
ングし、第３の層間絶縁膜を形成し、第３のコンタクト
を形成し、第３の配線層を形成することを特徴とする半
導体記憶装置の製造方法である。
コン基板に掘り下げ部分を形成し、フィールド酸化膜を
形成し、ゲート酸化膜を形成し、ワード線となる第１の
配線層を形成し、第２導電型の拡散層を形成し、第１の
層間絶縁膜を形成し、第１のコンタクトを形成し、ビッ
ト線となる第２の配線層を形成し、第２の層間絶縁膜を
形成し、第２のコンタクトを形成し、下部容量電極を形
成し、容量絶縁膜を形成し、上部容量電極を形成し、前
記上部容量電極をマスクとして前記第２の層間絶縁膜を
平坦性を保てるように配線層が露出する直前までエッチ
ングし、第３の層間絶縁膜を形成し、第３のコンタクト
を形成し、第３の配線層を形成することを特徴とする半
導体記憶装置の製造方法である。
【００１１】
【作用】本発明においては、上部容量電極よりさきに形
成され、その下層に存在する層間絶縁膜が第１の領域端
部（メモリ・セル部）で、第２の領域（周辺部）より厚
く、かつ前記第２の領域端部において層間絶縁膜は平坦
化されており、前記第２の領域端部の層間絶縁膜のエッ
チングはその平坦性を保てるように配線層が露出する直
前で止められていることを特徴とするもので、半導体記
憶装置の高集積化に伴うコンタクト寸法の縮少に対し
て、周辺部のコンタクトのアスペクト比を小さくでき、
配線のカバレッジがよくなるものであり、また上部容量
電極をマスクにして層間絶縁膜をエッチングし、層間絶
縁膜を薄くすることができるものである。
成され、その下層に存在する層間絶縁膜が第１の領域端
部（メモリ・セル部）で、第２の領域（周辺部）より厚
く、かつ前記第２の領域端部において層間絶縁膜は平坦
化されており、前記第２の領域端部の層間絶縁膜のエッ
チングはその平坦性を保てるように配線層が露出する直
前で止められていることを特徴とするもので、半導体記
憶装置の高集積化に伴うコンタクト寸法の縮少に対し
て、周辺部のコンタクトのアスペクト比を小さくでき、
配線のカバレッジがよくなるものであり、また上部容量
電極をマスクにして層間絶縁膜をエッチングし、層間絶
縁膜を薄くすることができるものである。
【００１２】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］ 図１〜図６は、本発明の第１の実施例に係る半導体記憶
装置及びその製造方法の断面図である。図１〜図６に示
すように、本発明の第１の実施例の半導体記憶装置は、
Ｐ型シリコン基板（１）上に設けられた、下部容量電極
（１１）と上部容量電極（１３）とで容量絶縁膜（１
２）を挟んだスタック型容量がワード線（４）及びビッ
ト線（８）上にあるメモリ・セルを有し、下部容量電極
（１１）の下に設けられた層間絶縁膜がメモリ・セル部
より周辺部の方が膜厚ｘ分だけ薄く、周辺部の第３のコ
ンタクト（１６）のアスペクト比が小さい構造となって
いる。
する。 ［実施例１］ 図１〜図６は、本発明の第１の実施例に係る半導体記憶
装置及びその製造方法の断面図である。図１〜図６に示
すように、本発明の第１の実施例の半導体記憶装置は、
Ｐ型シリコン基板（１）上に設けられた、下部容量電極
（１１）と上部容量電極（１３）とで容量絶縁膜（１
２）を挟んだスタック型容量がワード線（４）及びビッ
ト線（８）上にあるメモリ・セルを有し、下部容量電極
（１１）の下に設けられた層間絶縁膜がメモリ・セル部
より周辺部の方が膜厚ｘ分だけ薄く、周辺部の第３のコ
ンタクト（１６）のアスペクト比が小さい構造となって
いる。
【００１３】また、本発明の第１の実施例に係る半導体
記憶装置の製造方法は、図１に示すように、Ｐ型シリコ
ン基板（１）にフィールド酸化膜（２）を膜厚３０００
〜５０００Åで形成し、ゲート酸化膜（３）を膜厚１０
０〜２００Åで形成し、第１のポリシリコンを膜厚２０
００〜３０００Åで全面に堆積させパターニングして、
第１の配線層（４）を形成し、第１の配線層（４）とフ
ィールド酸化膜（２）をマスクとしてＮ型不純物イオン
（例えばＰなど）をイオン注入してＮ＋型拡散層（５）
を形成する。
記憶装置の製造方法は、図１に示すように、Ｐ型シリコ
ン基板（１）にフィールド酸化膜（２）を膜厚３０００
〜５０００Åで形成し、ゲート酸化膜（３）を膜厚１０
０〜２００Åで形成し、第１のポリシリコンを膜厚２０
００〜３０００Åで全面に堆積させパターニングして、
第１の配線層（４）を形成し、第１の配線層（４）とフ
ィールド酸化膜（２）をマスクとしてＮ型不純物イオン
（例えばＰなど）をイオン注入してＮ＋型拡散層（５）
を形成する。
【００１４】つづいて、図２に示すように、第１の層間
絶縁膜（６）を膜厚３０００〜４０００Åで形成し、Ｎ
＋型拡散層（５）と第２の配線層（８）とを接続する第
１のコンタクト（７）を形成して、タングステンシリサ
イドを膜厚２０００〜３０００Åで全面にスパッタしパ
ターニングして第２の配線層（８）を形成する。つづい
て、図３に示すように、第２の層間絶縁膜（９）を膜厚
４０００〜５０００Åで形成し、メモリ・セル部のＮ＋
型拡散層（５）と下部容量電極（１１）とを接続する第
２のコンタクト（１０）を形成して、第２のポリシリコ
ンを膜厚２０００〜３０００Åで全面に堆積させパター
ニングして下部容量電極（１１）を形成する。
絶縁膜（６）を膜厚３０００〜４０００Åで形成し、Ｎ
＋型拡散層（５）と第２の配線層（８）とを接続する第
１のコンタクト（７）を形成して、タングステンシリサ
イドを膜厚２０００〜３０００Åで全面にスパッタしパ
ターニングして第２の配線層（８）を形成する。つづい
て、図３に示すように、第２の層間絶縁膜（９）を膜厚
４０００〜５０００Åで形成し、メモリ・セル部のＮ＋
型拡散層（５）と下部容量電極（１１）とを接続する第
２のコンタクト（１０）を形成して、第２のポリシリコ
ンを膜厚２０００〜３０００Åで全面に堆積させパター
ニングして下部容量電極（１１）を形成する。
【００１５】つづいて、図４に示すように、下部容量電
極（１１）を覆うように容量絶縁膜（１２）を酸化膜換
算で膜厚６０〜８０Åで形成し、第３のポリシリコンを
膜厚１０００〜２０００Åで全面に堆積し、フォトレジ
スト（１４）を塗布し、所望のパターにパターニングし
て、フォトレジスト（１４）をマスクとして、第３のポ
リシリコンをエッチング除去することにより、上部容量
電極（１３）を形成する。ここで上部容量電極（１３）
は、メモリ・セル部をすべて覆っている。
極（１１）を覆うように容量絶縁膜（１２）を酸化膜換
算で膜厚６０〜８０Åで形成し、第３のポリシリコンを
膜厚１０００〜２０００Åで全面に堆積し、フォトレジ
スト（１４）を塗布し、所望のパターにパターニングし
て、フォトレジスト（１４）をマスクとして、第３のポ
リシリコンをエッチング除去することにより、上部容量
電極（１３）を形成する。ここで上部容量電極（１３）
は、メモリ・セル部をすべて覆っている。
【００１６】つづいて、図５に示すように、フォトレジ
スト（１４）をマスクにして、またはフォトレジスト
（１４）は除去して上部容量電極（１３）をマスクにし
て、第２の層間絶縁膜（９）をエッチングして、周辺部
の層間絶縁膜を薄くする。この第２の層間絶縁膜（９）
の周辺部は、図に示すように平坦化されており、第２の
層間絶縁膜（９）のエッチングはその平坦性を保てるよ
うに配線層（８）が露出する直前で止められているもの
である。また第２の層間絶縁膜（９）のエッチングを配
線層が露出する直前で止めるのは、あまりエッチング量
が多いと、メモリ・セル部と周辺部との段差、周辺部で
の配線層間の窪みが大きくなるためあまり好ましくな
い。例えば、第２の層間絶縁膜を膜厚２０００〜３００
０Åエッチングし、メモリ・セル部に対して周辺部の層
間絶縁膜を膜厚ｘ＝２０００〜３０００Å薄くするのが
適当である。つづいて、フォトレジスト（１４）をマス
クにして、第２の層間絶縁膜（９）をエッチングした場
合はフォトレジスト（１４）を除去する。
スト（１４）をマスクにして、またはフォトレジスト
（１４）は除去して上部容量電極（１３）をマスクにし
て、第２の層間絶縁膜（９）をエッチングして、周辺部
の層間絶縁膜を薄くする。この第２の層間絶縁膜（９）
の周辺部は、図に示すように平坦化されており、第２の
層間絶縁膜（９）のエッチングはその平坦性を保てるよ
うに配線層（８）が露出する直前で止められているもの
である。また第２の層間絶縁膜（９）のエッチングを配
線層が露出する直前で止めるのは、あまりエッチング量
が多いと、メモリ・セル部と周辺部との段差、周辺部で
の配線層間の窪みが大きくなるためあまり好ましくな
い。例えば、第２の層間絶縁膜を膜厚２０００〜３００
０Åエッチングし、メモリ・セル部に対して周辺部の層
間絶縁膜を膜厚ｘ＝２０００〜３０００Å薄くするのが
適当である。つづいて、フォトレジスト（１４）をマス
クにして、第２の層間絶縁膜（９）をエッチングした場
合はフォトレジスト（１４）を除去する。
【００１７】つづいて、図６に示すように、第３の層間
絶縁膜（１５）を膜厚５０００〜６０００Åで形成し、
周辺部のＮ＋型拡散層（５）と第３の配線層（１７）と
を接続する第３のコンタクト（１６）を形成して、最後
にアルミニウムを膜厚４０００〜５０００Åスパッタ
し、パターニングして第３の配線層（１７）を形成す
る。 このように、上部容量電極（１３）のパターン
（フォトレジスト、またはポリシリコン）をマスクにし
て、層間絶縁膜をエッチング除去するので、フォトレジ
ストを使った位置合わせ工程を増やすことなく、周辺部
のみの層間絶縁膜をエッチング除去できる。したがって
周辺部の層間絶縁膜を膜厚ｚ２は、従来の１２０００〜
１４０００Åから９０００〜１１０００Åに薄くなり、
その後に形成される周辺部でのコンタクトのアスペクト
比は、従来の２．０〜２．３に対し１．５〜１．８に改
善され、コンタクトを覆う配線のカバレッジは良好なも
のとなる。
絶縁膜（１５）を膜厚５０００〜６０００Åで形成し、
周辺部のＮ＋型拡散層（５）と第３の配線層（１７）と
を接続する第３のコンタクト（１６）を形成して、最後
にアルミニウムを膜厚４０００〜５０００Åスパッタ
し、パターニングして第３の配線層（１７）を形成す
る。 このように、上部容量電極（１３）のパターン
（フォトレジスト、またはポリシリコン）をマスクにし
て、層間絶縁膜をエッチング除去するので、フォトレジ
ストを使った位置合わせ工程を増やすことなく、周辺部
のみの層間絶縁膜をエッチング除去できる。したがって
周辺部の層間絶縁膜を膜厚ｚ２は、従来の１２０００〜
１４０００Åから９０００〜１１０００Åに薄くなり、
その後に形成される周辺部でのコンタクトのアスペクト
比は、従来の２．０〜２．３に対し１．５〜１．８に改
善され、コンタクトを覆う配線のカバレッジは良好なも
のとなる。
【００１８】［実施例２］ 次に、本発明の第２の実施例について図７を参照して説
明する。図７は、本発明の第２の実施例に係る半導体記
憶装置及びその製造方法の断面図である。図７に示すよ
うに、本発明の第２の実施例の半導体記憶装置は、Ｐ型
シリコン基板（１）表面が周辺部よりメモリ・セル部の
方が低く掘り下げられ（リセス）、その低く掘り下げら
れたメモリ・セル部のシリコン基板（１）上に設けられ
た、下部容量電極（１１）と上部容量電極（１３）とで
容量絶縁膜（１２）を挟んだスタック型キャパシタがワ
ード線（４）及びビット線（８）上にあるメモリ・セル
を有し、下部容量電極（１１）の下に設けられた層間絶
縁膜がメモリ・セル部より周辺部の方が膜厚ｘ分だけ薄
く、周辺部の第３のコンタクト（１６）のアスペクト比
が小さく、第３の層間絶縁膜（１５）の周辺部とメモリ
・セル部との段差ｙが小さな構造となっている。
明する。図７は、本発明の第２の実施例に係る半導体記
憶装置及びその製造方法の断面図である。図７に示すよ
うに、本発明の第２の実施例の半導体記憶装置は、Ｐ型
シリコン基板（１）表面が周辺部よりメモリ・セル部の
方が低く掘り下げられ（リセス）、その低く掘り下げら
れたメモリ・セル部のシリコン基板（１）上に設けられ
た、下部容量電極（１１）と上部容量電極（１３）とで
容量絶縁膜（１２）を挟んだスタック型キャパシタがワ
ード線（４）及びビット線（８）上にあるメモリ・セル
を有し、下部容量電極（１１）の下に設けられた層間絶
縁膜がメモリ・セル部より周辺部の方が膜厚ｘ分だけ薄
く、周辺部の第３のコンタクト（１６）のアスペクト比
が小さく、第３の層間絶縁膜（１５）の周辺部とメモリ
・セル部との段差ｙが小さな構造となっている。
【００１９】また、本発明の第２の実施例の半導体記憶
装置の製造方法は、図７に示すように、Ｐ型シリコン基
板（１）をメモリ・セル部のみ高さ３０００〜４０００
Å掘り下げ（リセス）、フィールド酸化膜（２）を膜厚
３０００〜５０００Åで形成し、その後の工程は、上記
第１の実施例の半導体記憶装置の製造方法と同様に、順
次形成することにより、この第２の実施例の半導体記憶
装置が完成する。この実施例２では、Ｐ型シリコン基板
（１）を掘り下げることにより、第３の層間絶縁膜（１
５）を形成後の段差ｙが小さくなり、第３の配線層（１
７）を形成するときのフォトリソグラフィー工程におい
て、フォトレジストをパターニングする時にフォーカス
ずれを起こすことがなく、また第３の配線層（１７）を
エッチング除去するときにエッチング残りを生じること
がない。
装置の製造方法は、図７に示すように、Ｐ型シリコン基
板（１）をメモリ・セル部のみ高さ３０００〜４０００
Å掘り下げ（リセス）、フィールド酸化膜（２）を膜厚
３０００〜５０００Åで形成し、その後の工程は、上記
第１の実施例の半導体記憶装置の製造方法と同様に、順
次形成することにより、この第２の実施例の半導体記憶
装置が完成する。この実施例２では、Ｐ型シリコン基板
（１）を掘り下げることにより、第３の層間絶縁膜（１
５）を形成後の段差ｙが小さくなり、第３の配線層（１
７）を形成するときのフォトリソグラフィー工程におい
て、フォトレジストをパターニングする時にフォーカス
ずれを起こすことがなく、また第３の配線層（１７）を
エッチング除去するときにエッチング残りを生じること
がない。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
上部容量電極よりさきに形成され、その下層に存在する
層間絶縁膜が第１の領域端部（メモリ・セル部）におい
て、第２の領域（周辺部）より厚くしたことにより、半
導体記憶装置の大容量化、高集積化に伴うコンタクト寸
法の縮少に対して、周辺部のコンタクトのアスペクト比
を小さくでき配線のカバレッジがよくなるものであり、
また上部容量電極をマスクにして層間絶縁膜をエッチン
グし、層間絶縁膜を薄くすることで、新たにフォトレジ
ストを使ったリソグラフィー工程を追加することなく、
そして製造工程を複雑にすることなく、周辺部のコンタ
クトのアスペクト比をゆるくし、周辺部コンタクトの配
線のカバレッジを良好なものとすることができるという
効果を奏するものである。
上部容量電極よりさきに形成され、その下層に存在する
層間絶縁膜が第１の領域端部（メモリ・セル部）におい
て、第２の領域（周辺部）より厚くしたことにより、半
導体記憶装置の大容量化、高集積化に伴うコンタクト寸
法の縮少に対して、周辺部のコンタクトのアスペクト比
を小さくでき配線のカバレッジがよくなるものであり、
また上部容量電極をマスクにして層間絶縁膜をエッチン
グし、層間絶縁膜を薄くすることで、新たにフォトレジ
ストを使ったリソグラフィー工程を追加することなく、
そして製造工程を複雑にすることなく、周辺部のコンタ
クトのアスペクト比をゆるくし、周辺部コンタクトの配
線のカバレッジを良好なものとすることができるという
効果を奏するものである。
【図１】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図で［図１］に続くものである。
製造方法を示す断面図で［図１］に続くものである。
【図３】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図で［図２］に続くものである。
製造方法を示す断面図で［図２］に続くものである。
【図４】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図で［図３］に続くものである。
製造方法を示す断面図で［図３］に続くものである。
【図５】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図で［図４］に続くものである。
製造方法を示す断面図で［図４］に続くものである。
【図６】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図で［図５］に続くものである。
製造方法を示す断面図で［図５］に続くものである。
【図７】本発明の実施例２に係る半導体記憶装置とその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図８】従来の半導体記憶装置とその製造方法を示す断
面図である。
面図である。
１．シリコン基板 ２．フィールド酸化膜 ３．ゲート酸化膜 ４．第１の配線層（ワード線） ５．Ｎ＋型拡散層 ６．第１の層間絶縁膜 ７．第１のコンタクト ８．第２の配線層（ビット線） ９．第２の層間絶縁膜 １０．容量コンタクト（第２のコンタクト） １１．下部容量電極 １２．容量絶縁膜 １３．上部容量電極 １４．フォトレジスト １５．第３の層間絶縁膜 １６．第３のコンタクト １７．第３の配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (4)
- 【請求項１】 半導体基板上に設けられた容量絶縁膜を
下部容量電極と上部容量電極とで挟んだスタック型容量
が、ワード線及びビット線上にあるメモリ・セルより構
成された半導体記憶装置において、前記上部容量電極の
存在する第１の領域と、前記上部容量電極の存在しない
第２の領域とを有して、前記上部容量電極より先に形成
され、下層に存在する層間絶縁膜が、少なくとも前記第
１の領域端部において前記第２の領域より厚く、かつ前
記第２の領域端部において層間絶縁膜は平坦化されてお
り、前記第２の領域端部の層間絶縁膜のエッチングはそ
の平坦性を保てるように配線層が露出する直前で止めら
れていることを特徴とする半導体記憶装置。 - 【請求項２】 上部容量電極の存在する第１の領域が、
半導体基板の掘り下げられた部分に設けられていること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 第１導電型のシリコン基板に、フィール
ド酸化膜を形成し、ゲート酸化膜を形成し、ワード線と
なる第１の配線層を形成し、第２導電型の拡散層を形成
し、第１の層間絶縁膜を形成し、第１のコンタクトを形
成し、ビット線となる第２の配線層を形成し、第２の層
間絶縁膜を形成し、第２のコンタクトを形成し、下部容
量電極を形成し、容量絶縁膜を形成し、上部容量電極を
形成し、前記上部容量電極をマスクとして前記第２の層
間絶縁膜を平坦性を保てるように配線層が露出する直前
までエッチングし、第３の層間絶縁膜を形成し、第３の
コンタクトを形成し、第３の配線層を形成することを特
徴とする請求項１に記載の半導体記憶装置の製造方法。 - 【請求項４】 第１導電型のシリコン基板に掘り下げ部
分を形成し、フィールド酸化膜を形成し、ゲート酸化膜
を形成し、ワード線となる第１の配線層を形成し、第２
導電型の拡散層を形成し、第１の層間絶縁膜を形成し、
第１のコンタクトを形成し、ビット線となる第２の配線
層を形成し、第２の層間絶縁膜を形成し、第２のコンタ
クトを形成し、下部容量電極を形成し、容量絶縁膜を形
成し、上部容量電極を形成し、前記上部容量電極をマス
クとして前記第２の層間絶縁膜を平坦性を保てるように
配線層が露出する直前までエッチングし、第３の層間絶
縁膜を形成し、第３のコンタクトを形成し、第３の配線
層を形成することを特徴とする請求項２に記載の半導体
記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258937A JP2959412B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置及びその製造方法 |
| US08/535,857 US5777358A (en) | 1994-09-28 | 1995-09-28 | Stacked capacitor semiconductor memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258937A JP2959412B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897384A JPH0897384A (ja) | 1996-04-12 |
| JP2959412B2 true JP2959412B2 (ja) | 1999-10-06 |
Family
ID=17327119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258937A Expired - Fee Related JP2959412B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5777358A (ja) |
| JP (1) | JP2959412B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2790084B2 (ja) * | 1995-08-16 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5739576A (en) * | 1995-10-06 | 1998-04-14 | Micron Technology, Inc. | Integrated chip multilayer decoupling capacitors |
| JPH09191088A (ja) | 1995-11-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5608249A (en) | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
| JP3132451B2 (ja) * | 1998-01-21 | 2001-02-05 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2000286254A (ja) * | 1999-03-31 | 2000-10-13 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100865365B1 (ko) * | 2005-01-12 | 2008-10-24 | 샤프 가부시키가이샤 | 반도체 장치의 제조방법 및 반도체 장치 |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| US9673102B2 (en) * | 2011-04-01 | 2017-06-06 | Micron Technology, Inc. | Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| JPH02253937A (ja) * | 1989-03-28 | 1990-10-12 | Toyoda Gosei Co Ltd | 積層体 |
| JPH0344965A (ja) * | 1989-07-12 | 1991-02-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH03147364A (ja) * | 1989-11-01 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR0137229B1 (ko) * | 1993-02-01 | 1998-04-29 | 모리시다 요이찌 | 반도체 기억장치 및 그 제조방법 |
| KR100307602B1 (ko) * | 1993-08-30 | 2001-12-15 | 가나이 쓰도무 | 반도체집적회로장치및그제조방법 |
-
1994
- 1994-09-28 JP JP6258937A patent/JP2959412B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-28 US US08/535,857 patent/US5777358A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897384A (ja) | 1996-04-12 |
| US5777358A (en) | 1998-07-07 |
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