JP2001230388A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001230388A
JP2001230388A JP2000392474A JP2000392474A JP2001230388A JP 2001230388 A JP2001230388 A JP 2001230388A JP 2000392474 A JP2000392474 A JP 2000392474A JP 2000392474 A JP2000392474 A JP 2000392474A JP 2001230388 A JP2001230388 A JP 2001230388A
Authority
JP
Japan
Prior art keywords
forming
interlayer insulating
contact
conductive material
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000392474A
Other languages
English (en)
Inventor
Jae-Kap Kim
載 甲 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tobu Denshi KK
Original Assignee
Tobu Denshi KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tobu Denshi KK filed Critical Tobu Denshi KK
Publication of JP2001230388A publication Critical patent/JP2001230388A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

(57)【要約】 【課題】 メモリセル領域と隣り合う論理回路領域
間の段差を減らす。 【解決手段】 ドレイン電極に第１コンタクトプラグを
形成し、ソース電極に連結されるビット線と論理回路領
域内の各電極らに連結される第１相互連結配線を形成
し、第１コンタクトプラグに連結される第２コンタクト
プラグを形成し、上部に層間絶縁膜１３４を平坦に形成
し、その一部を部分的に除去し第１相互連結配線の一部
を露出させるコンタクトを形成し、そこに伝導物質で埋
め込んで第２相互連結配線を形成し、メモリセル領域上
の層間絶縁膜部分を選択的に除去して積層型キャパシタ
が形成される空間を形成した後、層間絶縁膜の側面に電
荷保存電極を形成し、メモリセル領域上の層間絶縁膜部
分を除去し、電荷保存電極上に誘電体膜と上部電極を形
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置を製造
する方法に関するもので、より具体的には、メモリセル
領域と隣り合う論理回路領域間の段差を減らして相互連
結配線の微細化をなす半導体素子の製造方法に関するも
のである。
【０００２】
【従来の技術】最近、半導体装置の高集積化及び高機能
化の趨勢に伴い、セルの大きさが漸次的に減少されてい
るが、半導体装置に具備されるキャパシタの場合、縮小
されたセルの大きさに対応しながら必要とする安定され
た静電容量を確保し得るように、その積層の高さが高く
なっている。即ち、セルの縮小された大きさに対応する
誘電体の表面積の減少を補償するためにキャパシタの積
層高さを高くすることにより安定された静電容量の確保
に必要な誘電体の表面積を実現している。従って、安定
された静電容量の確保のため、キャパシタの積層の高さ
を高くするためキャパシタが形成されたメモリセル領域
と隣り合う論理回路領域間に段差は相対的に深化されて
いる。
【０００３】このような観点で、従来技術による半導体
装置の製造方法を図１４を参照しながら説明すると次の
通りである。図１４は、従来技術による半導体装置の製
造方法を説明するための半導体装置の断面図である。
【０００４】従来技術による半導体装置の製造方法は、
図１４に示されたように、先ず、半導体基板１０上の論
理回路領域Ａに所定論理回路が形成され、メモリセル領
域Ｂには後続工程により形成されるキャパシタを駆動す
るための多数のトランジスタが形成された全体構造体の
上部に窒化物等を積層して、第１蝕刻防止膜１１を形成
する。その次に、前記第１蝕刻防止膜１１の上部に酸化
物等を積層した後、ＣＭＰ（Chemical mechanical poli
shing)技法等を利用して平坦化することにより第１層間
絶縁膜２１を形成する。
【０００５】この時、参照番号１は、第１導電型ウェル
（例えば、ｎ型）、参照番号２は第２導電型ウェル（例
えば、ｐ型）、参照番号３は素子分離絶縁膜、参照番号
４はソース電極４ａ、又はドレイン電極４ｂに使用され
る拡散領域、参照番号５はゲート酸化膜、参照番号６は
ゲート電極であり、参照番号７は第１中間絶縁膜であ
る。
【０００６】次に、前記メモリセル領域Ｂの第１層間絶
縁膜２１及び第１蝕刻防止膜１１の一部を除去し、メモ
リセル領域Ｂ内のドレイン電極４ｂが露出されるコンタ
クトホール（Contact hole）（図示しない）を形成す
る。
【０００７】その次に、前記第１コンタクトホール内に
導電材料（例えば、ポリシリコン）を充填した後、第１
層間絶縁膜２１の上部に残留する導電材料をエッチバッ
ク工程で除去して第１コンタクトプラグ３１を形成す
る。この時、前記メモリセルＢ領域のドレイン電極４ｂ
に形成されたコンタクトプラグ３１は後続する工程で電
荷保存電極と電気的に接続される。
【０００８】さらに、前記メモリセル領域Ｂ内のドレイ
ン電極４ｂが露出されるとき、ソース電極４ａも露出し
てソース電極４ａにもコンタクトプラグを形成して、次
後ビット線コンタクトをコンタクトプラグに形成するこ
ともできる。
【０００９】次いで、前述のようなコンタクトプラグ３
１が形成された構造体の上部全面に酸化物などを積層し
て第２層間絶縁膜２２を形成する。
【００１０】その次に、前記第２層間絶縁膜２２、第１
層間絶縁膜２１及び第１蝕刻防止膜１１の一部を順次除
去し、後続工程によりビット線が連結されるメモリセル
領域Ｂ内のソース電極４ａ、そして第１相互連結配線が
連結される論理回路領域Ａ内の活性領域４及びゲート電
極６の表面が露出される第２コンタクトホールを形成す
る。
【００１１】この時、前記工程段階で、コンタクトプラ
グがソース電極にも形成された場合、ビット線のための
第２コンタクトホールはコンタクトプラグ上に形成され
る。次いで、前記第２コンタクトホールの内部及び第２
層間絶縁膜２２の上部に導電材料を積層して第１伝導層
４１を形成した後、前記第１伝導層４１の上部全面に絶
縁材料を積層して第２中間絶縁膜２５を形成する。
【００１２】この時、前記第１伝導層４１は、後続する
工程でパターンニングされ、論理回路領域Ａに残る第１
伝導層４１ａは相互連結配線にして使用され、メモリセ
ル領域Ｂ内に残る第１伝導層４１ｂはビット線にして使
用される。
【００１３】その次に、前記第１中間絶縁膜２５、第１
伝導層４１ｂ及びその下部の第２層間絶縁膜２２をパタ
ーンニングして第１相互連結配線４１ａ及びビット線４
１ｂを形成する。
【００１４】この時、前記第２層間絶縁膜２２のパター
ンニングにより第１コンタクトプラグ４２の表面が露出
されるか、或いは、第２層間絶縁膜２２の一部が薄く残
るようにする。
【００１５】その次に、全体構造体の上部全面に窒化膜
等を積層して第２蝕刻防止膜１２を形成した後、前記第
２蝕刻防止膜１２上部全面に酸化膜等を積層した後、Ｃ
ＭＰ技法等を利用して平坦化することにより、第３層間
絶縁膜２３を形成する。
【００１６】次いで、前記メモリセル領域Ｂ上の前記第
２層間絶縁膜，第２蝕刻防止膜１２及び第３層間絶縁膜
２３を選択的に除去して前記コンタクトプラグ３１上に
第２コンタクトプラグ４２を形成する。その次に、全体
構造上の上部に誘電体膜４５と上部電極用導電物質を順
次積層し、これをパターニングして誘電体膜４５と上部
電極４７を形成する。
【００１７】次いで、全体構造の上面に層間絶縁膜４９
を形成して半導体素子の製造工程を完了する。
【００１８】
【発明が解決しようとする課題】前記のように、従来技
術による半導体装置の製造方法においては、キャパシタ
が形成されたメモリセル領域Ｂと隣り合う論理回路領域
Ａ間に段差が深化されている。さらに、キャパシタの周
辺に形成される論理回路領域Ａでは、半導体装置の高集
積化に伴い配線の線幅が減少し、配線間隔が狭くなって
いる。
【００１９】そして、集積効率を高くするために、配線
を多層に形成することにより多層の配線を電気的に連結
するための相互連結配線の数が増加されている実情であ
る。
【００２０】従って、高集積化に対応できるように論理
回路領域Ａでは、より精密なパターン形成が要求されて
いる反面、キャパシタによる段差は、漸次深化されてい
くため、キャパシタが形成された後に形成される層ら
（例えば、相互連結配線など）をパターンニングし難い
問題点を有する。即ち、従来方法により積層型キャパシ
タを製造する場合、メモリセル領域と隣り合う論理回路
領域間の大きい段差により、積層型キャパシタを形成し
た後に形成する相互連結配線を微細化するのに相当の難
しさが随伴され、さらに、論理回路領域で、多数層の相
互連結配線を形成することにおいて、製造上の多い限界
要因として作用している実情である。
【００２１】本発明は、前記従来技術の問題点を解決す
るためのもので、メモリセル領域と隣り合う論理回路領
域間の段差を減らせる半導体装置の製造方法を提供する
ことにその目的がある。さらに、本発明の他の目的は、
多数層の相互連結配線などを、より容易に形成し、相互
連結配線の微細化が実現できるようにした半導体装置の
製造方法を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するため
の一形態による本発明は、論理回路領域と、ゲート電
極、ソース／ドレイン電極を有するトランジスタと積層
型キャパシタ構造を有するメモリセル領域を含む半導体
装置を製造する方法において、請求項１に記載されてい
るように、前記ドレイン電極に連結される第１コンタク
トプラグを形成し、前記ソース電極に連結されるビット
線と前記論理回路領域内の各電極らに連結される第１相
互連結配線を形成する第１段階、前記第１コンタクトプ
ラグに連結される第２コンタクトプラグを形成する第２
段階、前記第２コンタクトプラグが形成された全体構造
上に層間絶縁膜を平坦に形成する第３段階、前記層間絶
縁膜の一部を部分的に除去し前記第１相互連結配線上部
の一部を露出させるコンタクトを形成し、この形成され
たコンタクトを伝導物質を埋め込んで第２相互連結配線
を形成する第４段階、前記メモリセル領域上の層間絶縁
膜部分を選択的に除去して積層型キャパシタが形成され
る空間を形成した後、前記層間絶縁膜の側面に電荷保存
電極を形成し、前記メモリセル領域上の層間絶縁膜部分
を除去する第５段階、前記電荷保存電極上に誘電体膜と
上部電極を形成する第６段階、及び前記全体構造上面に
他の層間絶縁膜を平坦に形成する第７段階でなることを
特徴とする。
【００２３】上記構成において、請求項２に記載されて
いるように、前記第１段階は、前記ゲート電極、ソース
電極及びドレイン電極が形成された全体構造上に第１層
間絶縁膜を平坦に形成する段階、前記メモリセル領域上
に形成された前記第１層間絶縁膜を部分的に除去して前
記メモリセル領域に形成されたドレイン電極の上部を露
出させるコンタクトを形成する段階、前記形成されたコ
ンタクトを第１伝導物質で埋め込んで前記第１コンタク
トプラグを形成する段階、前記第１コンタクトプラグが
形成された全体構造上に第２層間絶縁膜を形成する段
階、前記第２及び第１層間絶縁膜を部分的に順次除去し
て前記論理回路領域内の各電極の上部と前記メモリセル
領域内のソース電極上に形成されたコンタクトプラグの
上部を露出させるコンタクトを形成するか、或いは前記
ソース電極の上部を露出させるコンタクトを形成する段
階、前記コンタクトを埋め込む形態で第２伝導物質及び
第１中間絶縁膜を平坦に順次に形成する段階、及び前記
第１中間絶縁膜及び第２伝導物質を部分的に順次除去し
て前記ドレイン電極上に形成された第１コンタクトプラ
グの上部を露出させるようにビット線を形成し、全体構
造上に第３層間絶縁膜及び第１蝕刻防止膜を平坦に形成
して前記ビット線及び第１相互連結配線を形成する段階
を含むことが好ましい。
【００２４】さらに請求項２に記載の構成において、請
求項３に記載されているように、前記第１蝕刻防止膜の
上部に酸化膜を形成する段階をさらに含むことが好まし
い。
【００２５】さらに、請求項２に記載の構成において、
請求項４に記載されているように、前記第２段階は、前
記第１蝕刻防止膜と第３層間絶縁膜を部分的に除去して
前記ドレイン電極上に形成された第１コンタクトプラグ
の上部を露出させるコンタクトを形成する段階、全体構
造上に前記コンタクトを埋め込む形態で第３伝導物質を
形成する段階、エッチバック工程で前記第３伝導物質を
平坦に除去することにより前記第２コンタクトプラグを
形成する段階を含むことが好ましい。
【００２６】更に、請求項４に記載の構成において、請
求項５に記載されているように、前記第４段階は、蝕刻
工程を通じて前記層間絶縁膜、第１蝕刻防止膜、第３層
間絶縁膜、第１中間絶縁膜を部分的に順次除去して前記
第１相互連結配線の上部を露出させるコンタクトを形成
する段階、蝕刻工程を通じて前記コンタクトが形成され
た層間絶縁膜の一部を部分的に除去して溝を形成する段
階、前記コンタクト及び溝を埋め込む形態で第４伝導物
質を形成する段階、及び前記層間絶縁膜上に形成された
前記第４伝導物質をエッチバック工程で平坦に除去して
前記第２相互連結配線を形成する段階を含むことが好ま
しい。
【００２７】請求項４記載の構成において、請求項６に
記載されているように、前記第４段階は、蝕刻工程を通
じて前記論理回路領域に形成された前記層間絶縁膜の一
部を部分的に除去して溝を形成する段階、蝕刻工程を通
じて前記溝が形成された部分の前記層間絶縁膜、第１蝕
刻防止膜、第３層間絶縁膜、第１中間絶縁膜を部分的に
順次除去して前記第１相互連結配線の上部を露出させる
コンタクトを形成する段階、前記コンタクト及び溝を埋
め込む形態で第４伝導物質を形成する段階、及び前記層
間絶縁膜上に形成された第４伝導物質をエッチバック工
程で平坦に除去して前記第２相互連結配線を形成する段
階を含むことが好ましい。
【００２８】さらに、請求項５記載の構成において、請
求項７に記載されているように、前記第５段階は、前記
第２相互連結配線が形成された全体構造上に第５層間絶
縁膜を形成する段階、蝕刻工程を通じて前記メモリセル
領域上に形成された第５及び第４層間絶縁膜を部分的に
除去してパターニングする段階、前記パターンが形成さ
れた全体構造上に所定厚さの電荷保存電極用伝導物質を
形成する段階、及び前記論理回路領域上に形成された電
荷保存電極用伝導物質の上部に前記感光膜を形成する段
階を含むことが好ましい。
【００２９】さらに、請求項７記載の構造において、請
求項８に記載されているように、前記第６段階は、前記
メモリセル領域上に形成し露出された前記電荷保存電極
用伝導物質を一定厚さで蝕刻する段階、前記メモリセル
領域上に残留する前記第５及び第４層間絶縁膜を除去
し、前記論理回路領域上に形成された前記感光膜を除去
して前記第２コンタクトプラグの上部を露出させること
により前記メモリセル領域にシリンダー型の電荷保存電
極を形成する段階、前記電荷保存電極上にその段差に沿
って所定厚さのキャパシタ誘電体膜を形成する段階、前
記シリンダー型の電荷保存電極内部を埋め込む形態で前
記電荷保存電極上にプレート電極用伝導物質を形成する
段階、及び前記論理領域上に形成されたプレート電極用
伝導物質キャパシタ誘電体膜、電荷保存電極用伝導物質
を順次的に除去してプレート電極を形成する段階を含む
ことが好ましい。
【００３０】前記目的を達成するための他の形態による
本発明は、請求項９に記載されているように、 論理回
路領域と、ゲート電極、ソース／ドレイン電極を有する
トランジスタと積層型キャパシタ構造を有するメモリセ
ル領域を含む半導体装置を製造する方法において、前記
ドレイン電極に連結される第１コンタクトプラグを形成
し、前記ソース電極に連結されるビット線と前記論理回
路領域内の各電極らに連結される第１相互連結配線を形
成する第１段階、前記第１コンタクトプラグに連結され
る第２コンタクトプラグを形成する第２段階、前記第２
コンタクトプラグが形成された全体構造上に厚膜の層間
絶縁膜を平坦に形成する第３段階、前記メモリセル領域
上の層間絶縁膜部分を選択的に除去して積層型キャパシ
タが形成される空間を形成した後、前記層間絶縁膜の側
面に電荷保存電極を形成し、前記メモリセル領域上の層
間絶縁膜部分を除去する第４段階、前記電荷保存電極上
に誘電体膜と上部電極を形成する第５段階、及び前記全
体構造上に他の層間絶縁膜を平坦に形成する第６段階を
含んでなることを特徴とする。
【００３１】さらに、この請求項９に記載の構造におい
て、請求項１０に記載されているように、前記第１段階
は、前記ゲート電極、ソース電極及びドレイン電極が形
成された全体構造上に第１層間絶縁膜を平坦に形成する
段階、前記メモリセル領域上に形成された前記第１層間
絶縁膜を部分的に除去して前記メモリセル領域に形成さ
れたソース及びドレイン電極の上部を露出させるコンタ
クトを形成する段階、前記形成されたコンタクトを第１
伝導物質で埋め込んで前記第１コンタクトプラグを形成
する段階、前記第１コンタクトプラグが形成された全体
構造上に第２層間絶縁膜を形成する段階、前記第２及び
第１層間絶縁膜を部分的に順次除去して前記論理回路領
域内の各電極の上部と前記メモリセル領域内のソース電
極上に形成された前記第１コンタクトプラグの上部を露
出させるコンタクトを形成するか、或いは前記ソース電
極の上部を露出させるコンタクトを形成させる段階、前
記コンタクトを埋め込む形態で第２伝導物質及び第１中
間絶縁膜を平坦に順次形成する段階、及び前記第１中間
絶縁膜及び第２伝導物質を部分的に順次除去して前記ド
レイン電極上に形成された第１コンタクトプラグの上部
を露出させるようにビット線を形成し、全体構造上に第
３層間絶縁膜及び第１蝕刻防止膜を平坦に形成して前記
ビット線及び第１相互連結配線を形成する段階を含むこ
とが好ましい。
【００３２】さらに、請求項１０記載の構造において、
請求項１１に記載されているように、前記１段階は、前
記ゲート電極、ソース電極及びドレイン電極が形成され
た全体構造上に、第１層間絶縁膜を平坦に形成する段
階、前記メモリセル領域上に形成された前記第１層間絶
縁膜を部分的に除去して前記メモリセル領域に形成され
たドレイン電極の上部を露出させるコンタクトを形成す
る段階、前記形成されたコンタクトを第１伝導物質で埋
め込んで前記第１コンタクトプラグを形成する段階、前
記第１コンタクトプラグが形成された全体構造上に第２
層間絶縁膜を形成する段階、前記第２及び第１層間絶縁
膜を部分的に順次除去して前記論理回路内の各電極の上
部と前記メモリセル領域内のソース電極の上部とを露出
させるコンタクトを形成する段階、前記コンタクトを埋
め込む形態で第２伝導物質及び第１中間絶縁膜を平坦に
順次形成する段階、及び前記第１中間絶縁膜及び第２伝
導物質を部分的に順次除去して前記ドレイン電極上に形
成された第１コンタクトプラグの上部を露出させるよう
にビット線を形成し、全体構造上に第３層間絶縁膜及び
第１蝕刻防止膜を平坦に形成して前記ビット線及び第１
相互連結配線を形成する段階を含むことが好ましい。
【００３３】また、請求項１０記載の構造において、請
求項１２に記載されているように、前記蝕刻防止膜の上
部に酸化膜を形成する段階をさらに含むことが好まし
い。
【００３４】また、請求項１０記載の構造において、請
求項１３に記載されているように、前記第２段階は、前
記第１蝕刻防止膜と第３層間絶縁膜を部分的に除去して
前記ドレイン電極上に形成された第１コンタクトプラグ
上部を露出させるコンタクトを形成する段階、全体構造
上に前記コンタクトを埋め込む形態で第３伝導物質を形
成する段階、エッチバック工程で前記第３伝導物質を平
坦に除去して前記第２コンタクトプラグを形成する段階
を含むことが好ましい。
【００３５】更に、請求項１３記載の構造において、請
求項１４に記載されているように、前記第４段階は、前
記第２相互連結配線が形成された全体構造上に第５層間
絶縁膜を形成する段階、蝕刻工程を通じて前記メモリセ
ル領域上に形成された第５及び第４層間絶縁膜を部分的
に除去してパターニングする段階、前記パターンが形成
された全体構造上に所定厚さの電荷保存電極用伝導物質
を形成する段階、及び前記論理回路領域上に形成された
電荷保存電極用伝導物質の上部に前記感光膜を形成する
段階を含むことが好ましい。
【００３６】さらに、請求項１４に記載されている構造
において、請求項１５に記載されているように、前記第
５段階は、前記メモリセル領域上に形成し露出された前
記電荷保存電極用伝導物質を一定厚さで蝕刻する段階、
前記メモリセル領域上に残留する前記第５及び第４層間
絶縁膜を除去し、前記論理回路領域上に形成された前記
感光膜を除去して前記第２コンタクトプラグの上部を露
出させることにより前記メモリセル領域にシリンダー型
の電荷保存電極を形成する段階、前記電荷保存電極上に
その段差に沿って所定厚さのキャパシタ誘電体膜を生成
する段階、前記シリンダー型の電荷保存電極内部を埋め
込む形態で前記電荷保存電極上にプレート電極用伝導物
質を形成する段階、及び前記論理回路領域上に形成され
たプレート電極用伝導物質、キャパシタ誘電体膜、電荷
保存電極用伝導物質を順次除去することによりプレート
電極を形成する段階を含むことが好ましい。
【００３７】
【発明の実施の形態】次に、本発明による半導体装置の
製造方法の望ましい実施形態らを添付の図面を参照しな
がら詳細に説明する。図１乃至９は、本発明の１実施形
態による半導体装置を製造する各過程を図示した工程断
面図である。
【００３８】本発明の１実施形態による半導体装置の製
造方法は、図１に示されたように、半導体基板１００の
論理回路領域Ａには後続する各工程らを通じて論理回路
が形成され、メモリセル領域Ｂにはトランジスタと積層
型キャパシタを各々形成する。即ち、論理回路領域Ａ及
びメモリセル領域Ｂには、この技術分野に既によく知ら
れた各種の製造工程ら（例えば、蒸着工程、ＰＲ工程、
蝕刻工程、拡散工程など）を通じ、素子分離絶縁膜１０
２、ｐ型及びｎ型ウェル１０４，１０６ａ，１０６ｂ、
ゲート絶縁膜１０８、ゲート電極１１０ａ，１１０ｂ、
ソース電極１１３ａ，１１３、及びドレイン電極１１３
ｂ，１１３でなる論理回路素子及びトランジスタを形成
する。
【００３９】その次に、前記ゲート電極１１０の上部に
は、第１中間絶縁膜１１２を形成し、前記素子分離絶縁
膜１０２、ソース及びドレイン電極１１３ａ，１１３
ｂ、第１中間絶縁膜１１２の上部には、その段差に沿っ
て所定厚さの第１蝕刻防止膜１１４を形成し、前記第１
蝕刻防止膜１１４の上部には第１層間絶縁膜１１６を平
坦に形成する。
【００４０】この時、前記メモリセル領域Ｂのソース電
極１１３ａには後続する工程を通じて形成されるビット
線が連結され、前記ドレイン電極１１３ｂにはキャパシ
タが連結される。
【００４１】さらに、前記１中間絶縁膜１１２には、酸
化膜、又は窒化膜を使用することができ、前記第１蝕刻
防止膜１１４及び第１層間絶縁膜１１６には窒化膜と酸
化膜を各々使用することができる。この時、前記第１層
間絶縁膜１１６は、絶縁膜（窒化膜）を厚く形成した後
に、ＣＭＰなどの工程を通じて上部の一部を均一に除去
することにより平坦に形成することができる。
【００４２】さらに、図１に示されたような断面構造を
形成することは、この技術分野によく知られた方法らに
より容易に実現でき、実質的に従来方法と同一な工程で
具現可能である。したがって、本実施形態では、多数の
各層（又は、膜）を形成する具体的な過程らに対して
は、その説明を省略する。
【００４３】次いで、図２に示されたように、前記メモ
リセル領域Ｂのビット線が連結されるソース電極１１３
ａとキャパシタが連結されるドレイン電極１１３ｂ上に
コンタクトを形成し、即ち、図面で省略されたコンタク
トマスクと第１蝕刻防止膜１１４を蝕刻ウェルにする蝕
刻工程を通じて第１層間絶縁膜１１６を蝕刻し、前記第
１蝕刻防止膜１１４の一部を除去してソース及びドレイ
ン電極１１３ａ，１１３ｂの上部を露出させるコンタク
ト（図示しない）を形成する。
【００４４】その次に、形成されたコンタクトを埋め込
む形態で、伝導物質（例えば、シリコンなど）を蒸着し
た後、第１層間絶縁膜１１６上に形成された伝導物質を
エッチバック工程、例えば、蝕刻ガス、又はＣＭＰなど
を利用するエッチバック工程で除去することによりメモ
リセル領域Ｂのソース及びドレイン電極１１３ａ，１１
３ｂ上に第１コンタクトプラグ１１８を形成する。
【００４５】次いで、前記第１層間絶縁膜１１６及び第
１コンタクトプラグ１１８が形成された構造体の上部全
面に酸化膜などを蒸着して第２層間絶縁膜１２０を平坦
に形成する。
【００４６】一方、本実施形態では、ビット線が連結さ
れるソース電極１１３ａとキャパシタが連結されるドレ
イン電極１１３ｂ上にコンタクト及びコンタクトプラグ
の製造工程を同時に形成するものと説明したが、必ずし
も、これに限定されるものではなく、先ず、ドレイン電
極１１３ｂにのみコンタクト及びコンタクトプラグを形
成した後、後続工程でビット線コンタクトを形成する
時、ソース電極１１３ａ上にコンタクトを形成すること
もできる。
【００４７】その次に、前記ビット線が連結されるソー
ス電極１１３ａ上の第１コンタクトプラグにコンタクト
を形成し、前記第１相互連結配線が連結される論理回路
領域Ａのソース及びドレイン電極１１３とゲート電極１
１０ｂ上にコンタクトを形成する。
【００４８】次に、図３に示されたように、コンタクト
が形成された第２層間絶縁膜１２０上に伝導物質１２２
と第２中間絶縁膜１２４を順次形成する。この時、論理
回路領域Ａ上のソース、ドレイン電極１１３に形成され
るコンタクトは、図示省略されたコンタクトマスクと第
１蝕刻防止膜１１４を蝕刻ウェルにして第２層間絶縁膜
１２０と第１層間絶縁膜１１６を蝕刻した後、第１蝕刻
防止膜１１４とを蝕刻する磁気整列型コンタクトにして
形成することができる。
【００４９】さらに、前記伝導物質１２２はメモリセル
領域Ｂではビット線に使用し、論理回路領域Ａでは第１
相互連結配線に使用する。このような伝導物質１２２で
は、Ｔｉ／ＴｉＮ／Ｗ（Titanium/Titaniumnitride/Tun
gsten）の積層構造を使用するのが望ましい。
【００５０】尚、前記とは別に、ビット線が連結される
ソース電極１１３ａ上にコンタクト及び第１コンタクト
プラグが形成されなかった場合、論理回路領域Ａのソー
ス及びドレイン電極１１３上に磁気整列方式でコンタク
トを形成する時、ビット線が連結されたソース電極１１
３ａ上にコンタクトを同時に形成することもできる。
【００５１】その次に、図４に示されたように写真蝕刻
工程を遂行してビット線１１２ａと第１相互連結配線１
２２ｂを形成、即ち、第２中間絶縁膜１２４と伝導物質
１２２を蝕刻する。
【００５２】次に、前記第２層間絶縁膜１２０の一部を
蝕刻してメモリセル領域Ｂのドレイン電極１１３ｂ上に
形成された第１コンタクトプラグ１１８の上部を露出さ
せ、メモリセル領域Ｂのソース電極１１３ａに連結され
るビット線１２２ａと論理回路領域Ａのゲート電極１１
０ｂとソース及びドレイン電極１１３に連結される第１
相互連結配線１２２ｂを形成する。
【００５３】この時、前記で第２層間絶縁膜１２０を蝕
刻して第１コンタクトプラグ１１８の上部が露出されな
く、第２層間絶縁膜１２０が薄く残っていても差し支え
ない。
【００５４】次いで、前記ドレイン電極１１３ｂ上に形
成された第１コンタクトプラグ１１８の上部が露出され
た全体構造上にその段差に沿って所定厚さの第２蝕刻防
止膜１２６を形成し、前記第２蝕刻防止膜１２６の上部
に第３層間絶縁膜１２８を平坦に形成し、前記第３層間
絶縁膜１２８の上部に第３蝕刻防止膜１３０を形成す
る。
【００５５】この時、前記第２及び第３蝕刻防止膜１２
６，１３０には窒化膜を使用するのが望ましく、前記第
３層間絶縁膜１２８には酸化膜を使用するのが望まし
く，さらに前記第３層間絶縁膜１２８は絶縁膜を厚く形
成した後ＣＭＰ等の工程を通じて上部の一部を均一に除
去することにより平坦に形成することができる。
【００５６】尚、本実施形態では、前記とは別に、第３
蝕刻防止膜１３０の上部に所定厚さの酸化膜を形成する
こともできる。これは後続する工程でメモリセル領域Ｂ
のドレイン電極１１３ｂに連結された第１コンタクトプ
ラグ上に第２コンタクトプラグを形成する時、第３蝕刻
防止膜１３０が損傷されることを防止する役割を遂行す
るようにするためである。
【００５７】その次に、図５に示されたように、コンタ
クトマスク（図示しない）を利用する蝕刻工程を通じて
ドレイン電極１１３ｂの上部側にある第３蝕刻防止膜１
３０を蝕刻し、第２蝕刻防止膜１２６を蝕刻ウェルにす
る蝕刻工程を通じて第３層間絶縁膜１２８を蝕刻し、前
記第２蝕刻防止膜１２６を蝕刻してドレイン電極１１３
ｂ上に形成された第１コンタクトプラグ１１８の上部を
露出させるコンタクト（図示しない）を形成する。
【００５８】次に、前記全体構造の上面に前記コンタク
トを埋め込む形態で、伝導物質を蒸着した後、エッチバ
ッグ工程、例えば、蝕刻ガス又はＣＭＰ等を利用するエ
ッチバック工程で第３蝕刻防止膜１３０上に形成された
伝導物質を除去して前記第１コンタクトプラグ１１８に
連結される第２コンタクトプラグ１３２を形成する。
【００５９】その次に、図６に示されたように、前記第
２コンタクトプラグ１３２が形成された全体構造上に第
４層間絶縁膜１３４を形成し、写真蝕刻工程を利用して
第４層間絶縁膜１３４、第３蝕刻防止膜１３０、第３層
間絶縁膜１２８、第２蝕刻防止膜１２６、及び第２中間
絶縁膜１２４の一部を順次除去して論理回路領域Ａにあ
る第１相互連結配線１２２ｂの上部を露出させるコンタ
クト（図示しない）を形成する。この時、酸化膜等でな
る第４層間絶縁膜１３４は、論理回路領域Ａでは層間絶
縁膜に使用される反面、メモリセル領域Ｂではキャパシ
タ形成時に犠牲膜として使用する。
【００６０】次に、コンタクトが形成された全体構造上
に、第２相互連結配線用伝導物質を一定の厚さ程度形成
してコンタクトを埋め込んだ後、ＣＭＰ、又は、蝕刻ガ
スを使用するエッチバック工程を通じて残留する第４層
間絶縁膜１３４の上部を露出させることにより第１相互
連結配線１２２ｂに連結される第２相互連結配線１３６
を形成する。
【００６１】尚、本実施形態では、前記第１相互連結配
線１２２ｂの上部中、一部を露出させるコンタクトを先
に形成した後、前記第２相互連結配線１３６が形成され
る溝を形成するものとして説明したが、その順序を互い
に取替えても同一な結果が得られる。さらに、前記とは
別に、本実施形態では、現在工程で第２相互連結配線１
３６を形成せず、メモリセル領域ＢにキャパシタＢを先
に形成した後、論理回路領域Ａに第２相互連結配線１３
６を形成することもできるが、この方法は、キャパシタ
の高さが相対的に高くない場合に特に有用である。
【００６２】その次に、図７に示されたように、前記第
２相互連結配線１３６が形成された全体構造上に第５層
間絶縁膜１３８を形成し、電荷保存電極用マスク（図示
しない）を利用した蝕刻工程を通じて前記第５及び第４
層間絶縁膜１３８，１３４の一部を順次除去してパター
ニングする。この時、前記メモリセル領域Ｂではそれぞ
れの単位セルに１、１で対応するパターンが形成され、
前記第２相互連結配線１３６が形成された論理回路領域
Ａには第５及び第４層間絶縁膜１３８，１３４がそのま
ま保存され、メモリセル領域Ｂと論理回路領域Ａの境界
面にある第５及び第４層間絶縁膜１３８，１３４は除去
される。
【００６３】次に、前記パターニングされた第５層間絶
縁膜１３８を含む全体構造の上部全面にその段差に沿っ
て所定厚さの電荷保存電極用伝導物質１４０を形成した
後、論理回路領域Ａ側にある電荷保存電極用伝導物質１
４０の上部に感光膜１４２を塗布する。
【００６４】その次に、前記感光膜１４２をマスクにし
て電荷保存電極用伝導物質１４０を異方性蝕刻して第５
層間絶縁膜１３８の上部と第４層間絶縁膜１３４の側面
にのみ残るようにする。
【００６５】次いで、前記感光膜１４２を除去し、第３
蝕刻防止膜１３０と論理回路領域Ａ内の電荷保存電極用
伝導物質１４０を蝕刻ウェルにして前記メモリセル領域
Ｂに残留する第５及び第４層間絶縁膜１３８，１３４を
除去して、図８に示されたように、前記第２コンタクト
プラグ１３２に連結されるシリンダー形態の電荷保存電
極１４０ａを形成する。
【００６６】その次に、図８に示されたように、前記電
荷保存電極１４０ａが形成された全体構造上に所定厚さ
のキャパシタ誘電体膜１４４を形成し、前記キャパシタ
誘電体膜１４４の上部全面に亘ってプレート電極用伝導
物質１４６を形成する。
【００６７】次いで、図９に示されたように、プレート
電極マスク（図示しない）を利用した蝕刻工程を随行し
て論理回路領域Ａに形成されたプレート電極用伝導物質
１４６、キャパシタ誘電体膜１４４及び電荷保存電極用
伝導物質１４０を順次蝕刻してメモリセル領域Ｂにプレ
ート電極１４６ａを形成する。
【００６８】その次、前記プレート電極１４６ａを含む
全体構造上に第６層間絶縁膜１４８を平坦に形成した
後、前記第２相互連結配線１３６と連結される第３相互
連結配線１５０を形成して積層型キャパシタを有する半
導体装置製造を完成する。
【００６９】前記のような本実施形態によると、メモリ
セル領域Ｂと隣り合う論理回路領域Ａ間に大きい段差が
形成される従来方法により製造された半導体装置とは別
に、キャパシタを形成する過程で除去される犠牲膜を論
理回路領域に保存させ層間絶縁膜にして使用することに
よりメモリセル領域と論理回路領域間の段差を完全に除
去するため、キャパシタの上部に形成される相互連結配
線の微細化を効果的に実現できるだけでなく、多層の相
互連結配線の形成を円滑に実現することができる。
【００７０】尚，本発明の他の実施形態による半導体装
置の製造方法を添付した図面を参照しながら詳細に説明
する。図１０乃至１２は、本発明の他の実施形態による
半導体装置を製造する各過程中、主要過程を図示した工
程断面図である。本発明の他の実施例による半導体装置
の製造方法は、図１０に示されたように、ゲート電極２
１０ａ、ゲート電極２１０ａ、ソース／ドレイン電極２
１３ａ，２１３ｂを含むトランジスタを形成し、第１コ
ンタクトプラグ２１８の上部が露出されるようビット線
を形成する。
【００７１】その次に、全体構造上に第２蝕刻防止膜２
２６と第３層間絶縁膜２２８を平坦に形成し、前記第３
層間絶縁膜２２８の上部に第３蝕刻防止膜２３０を形成
する過程までは前述した第１実施形態の図５までの各過
程らと実質的に同一である。
【００７２】次いで、図１０に示されたように、前記第
３層間絶縁膜２２８上に第３蝕刻防止膜２３０を形成し
た状態で、コンタクトマスク（図示しない）を利用する
蝕刻工程を通じてドレイン電極２１３ｂの上部側にある
第３蝕刻防止膜２３０を蝕刻し、コンタクトマスクと第
２蝕刻防止膜２２６を蝕刻ウェルにする蝕刻工程を通じ
て第３層間絶縁膜２２８を蝕刻する。
【００７３】その次に、蝕刻防止膜蝕刻用マスク（図示
しない）を利用して、前記第２蝕刻防止膜２２６を蝕刻
してドレイン電極２１３ｂ上に形成された第１コンタク
トプラグ２１８の上部を露出させるコンタクト（図示し
ない）を形成する。
【００７４】次いで、前記形成されたコンタクトを埋め
込む形態で伝導物質を蒸着した後，これをパターニング
してメモリセル領域Ｂに形成された伝導物質を残留さ
せ、論理回路領域Ａ形成された伝導物質を除去して前記
第１コンタクトプラグ２１８に連結される第２コンタク
トプラグ２３２を形成する。この時、前述した１実施形
態とは別に、前記ドレイン電極２１３ｂ上の第１コンタ
クトプラグ２１８に接続される第２コンタクトプラグ２
３２は互いに連結される構造を有する。
【００７５】その次、図１１に示されたように、前記第
２コンタクトプラグ２３２が形成された全体構造上に第
４層間絶縁膜２３４を形成し、写真蝕刻工程を利用して
前記第４層間絶縁膜２３４、第３蝕刻防止膜２３０、第
３層間絶縁膜２２８、第２蝕刻防止膜２２６及び第２中
間絶縁膜２２４の一部を順次的に除去して前記論理回路
領域Ａにある第１相互連結配線２２２ｂの上部を露出さ
せるコンタクト（図示しない）を形成する。
【００７６】次いで，写真蝕刻工程を通じて第４層間絶
縁膜２３４の一定厚さを蝕刻して後述する工程を通じて
第２相互連結配線に使用される溝を形成する。
【００７７】この時、酸化膜等でなる第４層間絶縁膜２
３４は、論理回路領域Ａでは層間絶縁膜に使用する反
面、メモリセル領域Ｂでは、キャパシタ形成時に犠牲膜
にして使用する。
【００７８】その次、コンタクト（図示しない）および
溝（図示しない）を含む全体構造上に第２相互連結配線
用伝導物質を一定厚さ程度で形成してコンタクト及び溝
を埋め込んだ後ＣＭＰ又は、蝕刻ガスを使用するエッチ
バック工程を通じて残留する第４層間絶縁膜２３４の上
部を露出させ前記第１相互連結配線２２２ｂに連結され
る第２相互連結配線２３６を形成する。
【００７９】一方、本実施形態では前記第１相互連結配
線２２２ｂの上部の一部を露出させるコンタクト（図示
しない）を先に形成した後に、第２相互連結配線２２２
ｂが形成される溝（図示しない）を形成するものとして
説明したが、その順を互いに取替えても同一な結果が得
られる。さらに、前記とは別に、本実施形態では、現在
工程で第２相互配線２３６を形成せず、メモリセル領域
Ｂにキャパシタを先に形成した後に論理回路領域Ａに第
２相互連結配線２３６を形成することもできるが、この
方法は、キャパシタの高さが相対的に高くない場合に特
に有用である。
【００８０】次いで、図１２に示されたように、前記第
２相互連結配線２３６が形成された全体構造上に第５層
間絶縁膜２３８を形成し、これを電荷保存電極用マスク
を利用した蝕刻工程を通じて第５及び第４層間絶縁膜２
３８，２３４と第２コンタクトプラグ２３２の一部を順
次的に除去してパターニングする。
【００８１】この時、前記ドレイン電極２１３ｂ上で第
１コンタクトプラグ２１８間を互いに連結する構造とな
った第２コンタクトプラグ２３２の一部が除去され互い
に分離される。さらに、前記メモリセル領域Ｂではそれ
ぞれの単位セルに１、１で対応するパターンが形成し、
第２相互連結配線２３６が形成される論理回路領域Ａに
は第５及び第４層間絶縁膜２３８，２３４がそのまま保
存され、メモリセル領域Ｂと論理回路領域Ａの境界面に
ある第５及び第４層間絶縁膜２３８，２３４は除去され
る。
【００８２】その次、パターニングされた第５層間絶縁
膜２３８の上部全面に亘ってその段差に沿って所定厚さ
の電荷保存電極用伝導物質２４０を形成した後、論理回
路領域Ａ側にある電荷保存電極用伝導物質２４０の上部
に感光膜２４２を形成する。
【００８３】次いで、電荷保存電極（図示しない）、キ
ャパシタ誘電体膜（図示しない）及びプレート電極（図
示しない）を形成する過程らは前述した第１実施形態で
の過程らと実質的に同一であるため不必用な重複記載を
避けるために、ここでは説明を省略する。
【００８４】前記のような本発明の他の実施形態による
製造方法は、前述した第１実施形態と同様に、キャパシ
タを形成する過程で除去される犠牲膜を論理回路領域に
保存させて層間絶縁膜にして使用することによりメモリ
セル領域と論理回路領域間の段差を完全に除去するため
前述した第１実施形態と実質的に同一の効果を得ること
ができる。さらに、本発明の他の実施形態による半導体
装置の製造方法を添付の図面を参照しながら詳細に説明
する。
【００８５】図１３は、本発明の他の実施形態による半
導体装置を製造する各過程中の主要過程を図示した工程
断面図である。
【００８６】本発明の他の実施形態による製造方法は、
前述した１実施形態の図６に示された工程で論理回路領
域Ａに第２相互連結配線１３６を形成せず、メモリセル
領域Ｂに先にキャパシタを形成し、キャパシタの上部に
第６層間絶縁膜３４８を形成した後、蝕刻工程を通じて
第６層間絶縁膜３４８、第４層間絶縁膜３３４、第３蝕
刻防止膜３３０、第３層間絶縁膜３２８、第２蝕刻防止
膜３２６、第２中間絶縁膜３２４を順次除去して第１相
互連結配線３２２ｂにコンタクト（図示しない）を形成
した後、前記コンタクトを通じて第２相互連結配線３５
０を形成するという点を除く残余過程らは、前述した１
実施形態と実質的に同一である。
【００８７】したがって、前記第２相互連結配線３５０
を形成する過程を除いた残余過程等に対してはその説明
を省略する。
【００８８】前述のように本発明の他の実施形態による
半導体の製造方法は、キャパシタの高さが相対的に高く
ない場合に特に望ましい実施形態であり、実質的に前述
した実質形態１及び２と同様の結果を得ることができ
る。
【００８９】
【発明の効果】前記の説明のように、本発明による半導
体装置の製造方法においては、メモリセル領域と隣り合
う論理回路領域間に大きい段差が形成される従来方法に
よって製造された半導体装置とは別に、積層型キャパシ
タ構造を有する半導体装置を製造する過程で形成後に除
去される犠牲膜を論理回路領域上で保存してこれを層間
絶縁膜にして使用することにより、キャパシタが形成さ
れたメモリセル領域と論理回路領域間の段差が除去され
キャパシタを形成した後に、形成される多数層の相互連
結配線などの形成がより容易であり、相互連結配線の微
細化を実現することができる。
【図面の簡単な説明】
【図１】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図２】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図３】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図４】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図５】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図６】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図７】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図８】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図９】本発明の１実施形態による半導体装置の製造方
法を説明するための半導体装置の工程断面図
【図１０】本発明の他の実施形態による半導体装置の製
造方法を説明するための半導体装置の工程断面図
【図１１】本発明の他の実施形態による半導体装置の製
造方法を説明するための半導体装置の工程断面図
【図１２】本発明の他の実施形態による半導体装置の製
造方法を説明するための半導体装置の工程断面図
【図１３】本発明の更なる他の実施形態による半導体装
置の製造方法を説明するための半導体装置の工程断面図
【図１４】従来方法による半導体装置の製造方法を説明
するための半導体装置の断面図
【符号の説明】
１００ 半導体基板 １０２ 素子分離絶縁膜 １０４ ｐ型ウェル １０６ａ，１０６ｂ ｎ型ウェル １０８ ゲート絶縁膜 １１０ａ，１１０ｂ ゲート電極 １１２ 第１中間絶縁膜 １１３ａ ソース電極 １１３ｂ ドレイン電極 １１４ 第１蝕刻防止膜 １１６ 第１層間絶縁膜 １１８ 第１コンタクトプラグ １２０ 第２層間絶縁膜 １２２ 伝導物質 １２２ａ ビット線 １２２ｂ 第１相互連結配線 １２４ 第２中間絶縁膜 １２６ 第２蝕刻防止膜 １２８ 第３層間絶縁膜 １３０ 第３蝕刻防止膜 １３２ 第２コンタクトプラグ １３４ 第４層間絶縁膜 １３６ 第２相互連結配線 １３８ 第５層間絶縁膜 １４０ 電荷保存電極用伝導物質 １４０ａ 電荷保存電極 １４２ 感光膜 １４４ キャパシタ誘電体膜 １４６ プレート電極用伝導物質 １４６ａ プレート電極 １４８ 第６層間絶縁膜 １５０ 第３相互連結配線

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 論理回路領域と、ゲート電極、ソース／
    ドレイン電極を有するトランジスタと積層型キャパシタ
    構造を有するメモリセル領域とを含む半導体装置を製造
    する方法において、 前記ドレイン電極に連結される第１コンタクトプラグを
    形成し、前記ソース電極に連結されるビット線と前記論
    理回路領域内の各電極に連結される第１相互連結配線を
    形成する第１段階、 前記第１コンタクトプラグに連結される第２コンタクト
    プラグを形成する第２段階、 前記第２コンタクトプラグが形成された全体構造上に層
    間絶縁膜を平坦に形成する第３段階、 前記層間絶縁膜の一部を部分的に除去して前記第１相互
    連結配線の上部の一部を露出させるコンタクトを形成
    し、前記コンタクトに伝導物質を埋め込んで第２相互連
    結配線を形成する第４段階、 前記メモリセル領域上の層間絶縁膜部分を選択的に除去
    して積層型キャパシタが形成される空間を形成した後、
    前記層間絶縁膜の側面に電荷保存電極を形成し、前記メ
    モリセル領域上の層間絶縁膜部分を除去する第５段階、 前記電荷保存電極上に誘電体膜と上部電極を形成する第
    ６段階、及び前記全体構造の上面に層間絶縁膜を平坦に
    形成する第７段階を含んでなることを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 前記第１段階は、 前記ゲート電極、ソース電極及びドレイン電極が形成さ
    れた全体構造上に第１層間絶縁膜を平坦に形成する段
    階、 前記メモリセル領域上に形成された前記第１層間絶縁膜
    を部分的に除去して前記メモリセル領域に形成されたド
    レイン電極の上部を露出させるコンタクトを形成する段
    階、 前記形成されたコンタクトを第１伝導物質で埋め込んで
    前記第１コンタクトプラグを形成する段階、 前記第１コンタクトプラグが形成された全体構造上に第
    ２層間絶縁膜を形成する段階、 前記第２及び第１層間絶縁膜を部分的に順次除去して前
    記論理回路領域内の各電極の上部と前記メモリセル領域
    内のソース電極上に形成されたコンタクトプラグの上部
    を露出させるコンタクトを形成するか、或いは前記ソー
    ス電極の上部を露出させるコンタクトを形成する段階、 前記コンタクトを埋め込む形態で第２伝導物質及び第１
    中間絶縁膜を平坦に順次に形成する段階、及び前記第１
    中間絶縁膜及び第２伝導物質を部分的に順次除去して前
    記ドレイン電極上に形成された第１コンタクトプラグの
    上部を露出させるようにビット線を形成し、全体構造上
    に第３層間絶縁膜及び第１蝕刻防止膜を平坦に形成して
    前記ビット線及び第１相互連結配線を形成する段階を含
    むことを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記第１蝕刻防止膜の上部に酸化膜を形
    成する段階をさらに含むことを特徴とする請求項２記載
    の半導体装置の製造方法。
  4. 【請求項４】 前記第２段階は、 前記第１蝕刻防止膜と第３層間絶縁膜を部分的に除去し
    て前記ドレイン電極上に形成された第１コンタクトプラ
    グの上部を露出させるコンタクトを形成する段階、 全体構造上に前記コンタクトを埋め込む形態で第３伝導
    物質を形成する段階、 エッチバック工程で前記第３伝導物質を平坦に除去する
    ことにより前記第２コンタクトプラグを形成する段階を
    含むことを特徴とする請求項２記載の半導体装置の製造
    方法。
  5. 【請求項５】 前記第４段階は、 蝕刻工程を通じて前記層間絶縁膜、第１蝕刻防止膜、第
    ３層間絶縁膜、第１中間絶縁膜を部分的に順次除去して
    前記第１相互連結配線の上部を露出させるコンタクトを
    形成する段階、 蝕刻工程を通じて前記コンタクトが形成された層間絶縁
    膜の一部を部分的に除去して溝を形成する段階、 前記コンタクト及び溝を埋め込む形態で第４伝導物質を
    形成する段階、及び前記層間絶縁膜上に形成された前記
    第４伝導物質をエッチバック工程で平坦に除去して前記
    第２相互連結配線を形成する段階を含むことを特徴とす
    る請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 前記第４段階は、 蝕刻工程を通じて前記論理回路領域に形成された前記層
    間絶縁膜の一部を部分的に除去して溝を形成する段階、 蝕刻工程を通じて前記溝が形成された部分の前記層間絶
    縁膜、第１蝕刻防止膜、第３層間絶縁膜、第１中間絶縁
    膜を部分的に順次除去して前記第１相互連結配線の上部
    を露出させるコンタクトを形成する段階、 前記コンタクト及び溝を埋め込む形態で第４伝導物質を
    形成する段階、及び前記層間絶縁膜上に形成された第４
    伝導物質をエッチバック工程で平坦に除去して前記第２
    相互連結配線を形成する段階を含むことを特徴とする請
    求項４記載の半導体装置の製造方法。
  7. 【請求項７】 前記第５段階は、 前記第２相互連結配線が形成された全体構造上に第５層
    間絶縁膜を形成する段階、 蝕刻工程を通じて前記メモリセル領域上に形成された第
    ５及び第４層間絶縁膜を部分的に除去してパターニング
    する段階、 前記パターンが形成された全体構造上に所定厚さの電荷
    保存電極用伝導物質を形成する段階、及び前記論理回路
    領域上に形成された電荷保存電極用伝導物質の上部に前
    記感光膜を形成する段階を含むことを特徴とする請求項
    ５記載の半導体装置の製造方法。
  8. 【請求項８】 前記第６段階は、 前記メモリセル領域上に形成し露出された前記電荷保存
    電極用伝導物質を一定厚さで蝕刻する段階、 前記メモリセル領域上に残留する前記第５及び第４層間
    絶縁膜を除去し、前記論理回路領域上に形成された前記
    感光膜を除去して前記第２コンタクトプラグの上部を露
    出させることにより前記メモリセル領域にシリンダー型
    の電荷保存電極を形成する段階、 前記電荷保存電極上にその段差に沿って所定厚さのキャ
    パシタ誘電体膜を形成する段階、 前記シリンダー型の電荷保存電極内部を埋め込む形態で
    前記電荷保存電極上にプレート電極用伝導物質を形成す
    る段階、及び前記論理領域上に形成されたプレート電極
    用伝導物質キャパシタ誘電体膜、電荷保存電極用伝導物
    質を順次的に除去してプレート電極を形成する段階を含
    むことを特徴とする請求項７記載の半導体装置の製造方
    法。
  9. 【請求項９】 論理回路領域と、ゲート電極、ソース／
    ドレイン電極を有するトランジスタと積層型キャパシタ
    構造を有するメモリセル領域を含む半導体装置を製造す
    る方法において、 前記ドレイン電極に連結される第１コンタクトプラグを
    形成し、前記ソース電極に連結されるビット線と前記論
    理回路領域内の各電極に連結される第１相互連結配線を
    形成する第１段階、 前記第１コンタクトプラグに連結される第２コンタクト
    プラグを形成する第２段階、 前記第２コンタクトプラグが形成された全体構造上に厚
    膜の層間絶縁膜を平坦に形成する第３段階、 前記メモリセル領域上の層間絶縁膜部分を選択的に除去
    して積層型キャパシタが形成される空間を形成した後、
    前記層間絶縁膜の側面に電荷保存電極を形成し、前記メ
    モリセル領域上の層間絶縁膜部分を除去する第４段階、 前記電荷保存電極上に誘電体膜と上部電極を形成する第
    ５段階、及び前記全体構造上に他の層間絶縁膜を平坦に
    形成する第６段階を含んでなることを特徴とする半導体
    装置の製造方法。
  10. 【請求項１０】 前記第１段階は、 前記ゲート電極、ソース電極及びドレイン電極が形成さ
    れた全体構造上に第１層間絶縁膜を平坦に形成する段
    階、 前記メモリセル領域上に形成された前記第１層間絶縁膜
    を部分的に除去して前記メモリセル領域に形成されたソ
    ース及びドレイン電極の上部を露出させるコンタクトを
    形成する段階、 前記形成されたコンタクトを第１伝導物質で埋め込んで
    前記第１コンタクトプラグを形成する段階、 前記第１コンタクトプラグが形成された全体構造上に第
    ２層間絶縁膜を形成する段階、 前記第２及び第１層間絶縁膜を部分的に順次除去して前
    記論理回路領域内の各電極の上部と前記メモリセル領域
    内のソース電極上に形成された前記第１コンタクトプラ
    グの上部を露出させるコンタクトを形成するか、或いは
    前記ソース電極の上部を露出させるコンタクトを形成さ
    せる段階、 前記コンタクトを埋め込む形態で第２伝導物質及び第１
    中間絶縁膜を平坦に順次形成する段階、及び前記第１中
    間絶縁膜及び第２伝導物質を部分的に順次除去して前記
    ドレイン電極上に形成された第１コンタクトプラグの上
    部を露出させるようにビット線を形成し、全体構造上に
    第３層間絶縁膜及び第１蝕刻防止膜を平坦に形成して前
    記ビット線及び第１相互連結配線を形成する段階を含む
    ことを特徴とする請求項９記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記１段階は、 前記ゲート電極、ソース電極及びドレイン電極が形成さ
    れた全体構造上に、第１層間絶縁膜を平坦に形成する段
    階、 前記メモリセル領域上に形成された前記第１層間絶縁膜
    を部分的に除去して前記メモリセル領域に形成されたド
    レイン電極の上部を露出させるコンタクトを形成する段
    階、 前記形成されたコンタクトを第１伝導物質で埋め込んで
    前記第１コンタクトプラグを形成する段階、 前記第１コンタクトプラグが形成された全体構造上に第
    ２層間絶縁膜を形成する段階、 前記第２及び第１層間絶縁膜を部分的に順次除去して前
    記論理回路内の各電極の上部と前記メモリセル領域内の
    ソース電極の上部とを露出させるコンタクトを形成する
    段階、 前記コンタクトを埋め込む形態で第２伝導物質及び第１
    中間絶縁膜を平坦に順次形成する段階、及び前記第１中
    間絶縁膜及び第２伝導物質を部分的に順次除去して前記
    ドレイン電極上に形成された第１コンタクトプラグの上
    部を露出させるようにビット線を形成し、全体構造上に
    第３層間絶縁膜及び第１蝕刻防止膜を平坦に形成して前
    記ビット線及び第１相互連結配線を形成する段階を含む
    ことを特徴とする請求項１０記載の半導体装置の製造方
    法。
  12. 【請求項１２】 前記蝕刻防止膜の上部に酸化膜を形成
    する段階をさらに含むことを特徴とする請求項１０記載
    の半導体装置の製造方法。
  13. 【請求項１３】 前記第２段階は、 前記第１蝕刻防止膜と第３層間絶縁膜を部分的に除去し
    て前記ドレイン電極上に形成された第１コンタクトプラ
    グ上部を露出させるコンタクトを形成する段階、 全体構造上に前記コンタクトを埋め込む形態で第３伝導
    物質を形成する段階、 エッチバック工程で前記第３伝導物質を平坦に除去して
    前記第２コンタクトプラグを形成する段階を含むことを
    特徴とする請求項１０記載の半導体装置の製造方法。
  14. 【請求項１４】 前記第４段階は、 前記第２相互連結配線が形成された全体構造上に第５層
    間絶縁膜を形成する段階、 蝕刻工程を通じて前記メモリセル領域上に形成された第
    ５及び第４層間絶縁膜を部分的に除去してパターニング
    する段階、 前記パターンが形成された全体構造上に所定厚さの電荷
    保存電極用伝導物質を形成する段階、及び前記論理回路
    領域上に形成された電荷保存電極用伝導物質の上部に前
    記感光膜を形成する段階を含むことを特徴とする請求項
    １３の半導体装置の製造方法。
  15. 【請求項１５】 前記第５段階は、 前記メモリセル領域上に形成し露出された前記電荷保存
    電極用伝導物質を一定厚さで蝕刻する段階、 前記メモリセル領域上に残留する前記第５及び第４層間
    絶縁膜を除去し、前記論理回路領域上に形成された前記
    感光膜を除去して前記第２コンタクトプラグの上部を露
    出させることにより前記メモリセル領域にシリンダー型
    の電荷保存電極を形成する段階、 前記電荷保存電極上にその段差に沿って所定厚さのキャ
    パシタ誘電体膜を生成する段階、 前記シリンダー型の電荷保存電極内部を埋め込む形態で
    前記電荷保存電極上にプレート電極用伝導物質を形成す
    る段階、及び前記論理回路領域上に形成されたプレート
    電極用伝導物質、キャパシタ誘電体膜、電荷保存電極用
    伝導物質を順次除去することによりプレート電極を形成
    する段階を含むことを特徴とする請求項１４の半導体装
    置の製造方法。
JP2000392474A 1999-12-23 2000-12-25 半導体装置の製造方法 Pending JP2001230388A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019990061042A KR20010057669A (ko) 1999-12-23 1999-12-23 적층형 캐패시터를 갖는 반도체 장치의 제조 방법
KR1999-61042 1999-12-23

Publications (1)

Publication Number Publication Date
JP2001230388A true JP2001230388A (ja) 2001-08-24

Family

ID=19628717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000392474A Pending JP2001230388A (ja) 1999-12-23 2000-12-25 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6372571B2 (ja)
JP (1) JP2001230388A (ja)
KR (1) KR20010057669A (ja)
TW (1) TW471137B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2053638A3 (en) * 1999-12-08 2009-07-29 Samsung Electronics Co., Ltd Semiconductor device having a self-aligned contact structure and methods of forming the same
KR100385960B1 (ko) * 2001-06-16 2003-06-02 삼성전자주식회사 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법
WO2003033575A1 (en) * 2001-10-16 2003-04-24 The Johns Hopkins University Polymer based permeable membrane for removal of ions
KR100444306B1 (ko) * 2001-12-31 2004-08-16 주식회사 하이닉스반도체 반도체소자의 제조방법
US7294567B2 (en) * 2002-03-11 2007-11-13 Micron Technology, Inc. Semiconductor contact device and method
TW584923B (en) * 2003-04-10 2004-04-21 Nanya Technology Corp Bit line contact and method for forming the same
KR100799125B1 (ko) 2006-05-30 2008-01-29 주식회사 하이닉스반도체 캐패시터를 구비한 반도체 소자의 제조방법
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
TWI538226B (zh) * 2013-12-13 2016-06-11 華亞科技股份有限公司 具有高結構強度之堆疊型電容器之製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910009805B1 (ko) 1987-11-25 1991-11-30 후지쓰 가부시끼가이샤 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
JP3230696B2 (ja) 1992-06-12 2001-11-19 ソニー株式会社 半導体記憶装置の製造方法
JP3038088B2 (ja) 1992-10-09 2000-05-08 新日本製鐵株式会社 半導体記憶装置の製造方法
US5484744A (en) 1995-04-14 1996-01-16 United Microelectronics Corporation Method for fabricating a stacked capacitor for dynamic random access memory cell
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH0992717A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5926710A (en) 1997-10-23 1999-07-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells using a novel stacked capacitor process
US6037216A (en) * 1998-11-02 2000-03-14 Vanguard International Semiconductor Corporation Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process
US6083788A (en) 1999-03-26 2000-07-04 Infineon Technologies North America Corp. Stacked capacitor memory cell and method of manufacture
US6127260A (en) * 1999-07-16 2000-10-03 Taiwan Semiconductor Manufacturing Company Method of forming a tee shaped tungsten plug structure to avoid high aspect ratio contact holes in embedded DRAM devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US20010005611A1 (en) 2001-06-28
KR20010057669A (ko) 2001-07-05
US6372571B2 (en) 2002-04-16
TW471137B (en) 2002-01-01

Similar Documents

Publication Publication Date Title
JP3810863B2 (ja) 高集積ｄｒａｍ素子及びその製造方法
US6448134B2 (en) Method for fabricating semiconductor device
JP2000049304A (ja) 高集積ｄｒａｍセルキャパシタ及びその製造方法
JP2004349462A (ja) 半導体装置の製造方法及び半導体装置
JPH09129851A (ja) 半導体構造、積層コンデンサ・セル、ｄｒａｍ、電気的分離方法、及び半導体構造作成方法
JP2000058482A (ja) 自己整列コンタクト及びその製造方法
JP4694120B2 (ja) ダマシーン工程を利用した半導体装置及びその製造方法
JP2001230388A (ja) 半導体装置の製造方法
JP2001257325A (ja) 半導体記憶装置及びその製造方法
JP3355511B2 (ja) 半導体装置の製造方法
US20070269946A1 (en) Dynamic random access memory and fabrication method thereof
JPH09331038A (ja) 半導体記憶装置およびその製造方法
US7332761B2 (en) Method for fabricating capacitor of semiconductor device
JPH09232542A (ja) 半導体装置およびその製造方法
JP2001210805A (ja) 半導体メモリ素子の製造方法
KR100359246B1 (ko) 적층형 캐패시터를 갖는 반도체 장치 제조 방법
JPH1093038A (ja) 半導体記憶装置およびその製造方法
TWI802997B (zh) 半導體結構及其製造方法
JPH09260605A (ja) トランジスタの製造方法とそのトランジスタ
JPH036857A (ja) 半導体装置およびその製造方法
JPH11177052A (ja) 半導体装置とその製造方法
JP3153802B2 (ja) 半導体記憶装置及びその製造方法
KR101061171B1 (ko) 반도체 소자의 제조방법
JPH11330238A (ja) 半導体装置の製造方法
JP2001185692A (ja) 半導体装置の製造方法と半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041213

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20050614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071018