JPH09260605A

JPH09260605A - トランジスタの製造方法とそのトランジスタ

Info

Publication number: JPH09260605A
Application number: JP8069691A
Authority: JP
Inventors: Akio Kita; 明夫北
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-03-26
Filing date: 1996-03-26
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】半導体集積回路を高密度化するトランジスタ
を提供する。【解決手段】拡散領域２５ａ，２５ｂと、上部が酸化
膜２８で覆われたゲート電極２７とが形成され、ゲート
電極２７の側壁に酸化膜２９が形成される。拡散領域２
５ａ，２５ｂと酸化膜２８と酸化膜２９との上に、エッ
チング速度の異なる窒化膜３０と絶縁膜３１が堆積さ
れ、それらの速度差を利用した２段階のエッチングで、
２個のコンタクトホール３２ａ，３２ｂが開口される。
最初のエッチングでは、窒化膜３０がエッチングストッ
パーになり、酸化膜２９がエッチングされず残り、コン
タクトホール３２ａ，３２ｂは酸化膜２９を残して拡散
領域２５ａ，２５ｂに達するものになる。コンタクトホ
ール３２ａ，３２ｂに導体が充填されてトランジスタが
完成する。コンタクトホール３２ａ，３２ｂに充填され
た導体に、例えばビットライン３６とストレージ電極４
１，４２が接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積を目指した
ダイナミックランダムアクセスメモリ装置（以下、ＤＲ
ＡＭという）のメモリセル等に用いられるトランジスタ
の製造方法とそのトランジスタの構造に関するものであ
る。

【０００２】

【従来の技術】ＤＲＡＭの高集積化には目覚ましいもの
があり、近年ではｌチップに６４メガビットを集積した
ＤＲＡＭも実用化されつつある。このような高集積化
は、微細加工技術の目覚ましい進歩によるところが大き
いが、それに加えてメモリセル構造の工夫によるところ
も大きい。図２は、従来のＤＲＡＭのメモリセル構造を
示す断面図である。ＤＲＡＭにおけるメモリセルは、ス
イッチングトランジスタとキャパシタとビットラインと
ワードラインとを有している。図２には、そのＤＲＡＭ
の１ビットのメモリセルの構造が示されている。スイッ
チングトランジスタは、Ｐ型シリコン基板１に形成され
たＮ型ガード層２で囲まれたＰウエル３と、該Ｐウエル
３の表面に形成された２つのＮ型拡散領域４ａ，４ｂ
と、それらＮ型拡散領域４ａ，４ｂの間のＰウエル３の
上部に、ゲート酸化膜５を介して形成されたゲート６と
で構成している。ゲート６はワード線も兼用する構成で
ある。Ｎ型拡散領域４ａはスイッチングトランジスタの
ドレインであり、Ｎ型拡散領域４ｂはソースである。

【０００３】ゲート６の側面にはサイドウォール７が形
成されている。Ｎ型拡散領域４ａ，４ｂの形成されたＰ
ウエル３の横方向の周囲には、素子分離のためのフィー
ルド酸化膜８が形成されている。ゲート６、Ｎ型拡散領
域４ａ，４ｂ及びフィールド酸化膜８の上には、層間絶
縁膜９が積層されている。層間絶縁膜９の上にビットラ
イン１０が形成されている。ビットライン１０とＮ型拡
散領域４ａとは、層間絶縁膜９に選択的に開口したビッ
トコンタクト１１に充填された導体によって接続されて
いる。ビットライン１０の形成された層間絶縁膜９の上
には、さらに、層間絶縁膜１２が積層され、その層間絶
縁膜１２の上には、窒化膜１３が形成されている。窒化
膜１３の上に、キャパシタの一方の電極を構成するシリ
ンダ形のストレージノード１５，１６が形成されてい
る。ストレージノード１５は、窒化膜１３、層間絶縁膜
１２、及び層間絶縁膜９に対して選択的に開口したキャ
パシタ接続用コンタクト１７に充填された導体で、Ｎ型
拡散領域４ｂに接続されている。窒化膜１３のストレー
ジノード１５，１６の形成されていない部分と、ストレ
ージノード１５，１６の表面には、誘電体薄膜１８が形
成され、誘電体薄膜１８の上には、キャパシタの他方の
電極となるプレート電極１９が配置されている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
例えばＤＲＡＭ等では、次のような課題があった。歩留
まりの向上や信頼性確保のためには、ビットコンタクト
１１とワードラインになるゲート６との間の合わせ余
裕、キャパシタ接続用コンタクト１７とワードライン及
びビットライン１０との間の合せ余裕を、十分とる必要
がある。これらの合せ余裕を十分にとることは、デバイ
スの微細化に大きな障害となり、高密度ＤＲＡＭを実現
することが困難であった。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、トランジスタの製造方法において、
次のような方法を講じている。まず、半導体基板上の所
定の位置に、ゲート絶縁膜と、そのゲート絶縁膜上に積
層されて頂部が第１の絶縁膜で覆われた制御電極とを形
成する。この半導体基板に対して、制御電極に自己整合
して不純物拡散された第１の拡散領域及び第２の拡散領
域を形成しておく。次に、ゲート酸化膜と制御電極の側
壁に第２の絶縁膜を被着し、被着の終了した半導体基板
全面にエッチング速度の異なる第３の絶縁膜と第４の絶
縁膜とを順に積層する。第３の絶縁膜と第４の絶縁膜を
積層した後、第４の絶縁膜上に、第１及び第２の拡散領
域に対応する領域が開口したレジストを形成し、そのレ
ジストをマスクとし第３の絶縁膜をエッチングストッパ
ーとした該第４の絶縁膜に対する第１のエッチング処理
を行う。そして、第１のエッチング処理で露出した第３
の絶縁膜の露出部分に対して第２のエッチング処理を行
い、第４の絶縁膜及び第３の絶縁膜を貫通して第１及び
第２の拡散領域にそれぞれ達する第１及び第２のコンタ
クトホールを形成する。そして、レジストを除去した
後、第１及び第２のコンタクトホールに導体をそれぞれ
埋め込んでトランジスタを作製するようにしている。

【０００６】第２の発明は、トランジスタにおいて、次
のような制御電極、第１拡散領域及び第２の拡散領域
と、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜
と、第４の絶縁膜と、第１及び第２のコンタクトホール
と、それら第１及び第２のコンタクトホールに埋め込ま
れた導体とを、備えている。制御電極は半導体基板上に
ゲート絶縁膜を介して形成されたものであり、第１及び
第２の拡散領域は、制御電極に自己整合されて半導体基
板に形成され、制御電極に与えられ電圧で導通制御され
るものである。第１の絶縁膜は、制御電極の上面に被着
され、第２の絶縁膜が、制御電極とゲート絶縁膜の側面
に被着されている。第３の絶縁膜は、第１の絶縁膜上ま
たは第２の絶縁膜の一部及び第１の絶縁膜の上と、半導
体基板の当該トランジスタの形成領域の周辺上とに積層
されている。そして、第４の絶縁膜は、第３の絶縁膜上
に積層され、該第３の絶縁膜とはエッチング速度が異な
るものである。そして、第１及び第２のコンタクトホー
ルは、第３の絶縁膜を上側に積層していない前記第２の
絶縁膜を残して、第３の絶縁膜と第４の絶縁膜における
第１及び第２の拡散領域の上の部分を貫通し、該第４の
絶縁膜から第１及び第２の拡散領域にそれぞれ達する構
成にしている。

【０００７】本発明によれば、以上のようにトランジス
タの製造方法とそのトランジスタとを構成したので、半
導体基板の上に、頂部が第１の絶縁膜で覆われた制御電
極が形成され、半導体基板には第１及び第２の拡散領域
が形成される。この状態で露出した制御電極の側壁には
第２の絶縁膜が被着される。第２の絶縁膜の被着された
半導体基板全面に第３の絶縁膜と第４の絶縁膜とが積層
される。そして、例えばＤＲＡＭのメモリセルのビット
ラインやキャパシタに接続するために、第１及び第２の
エッチング処理が行われ、第３の絶縁膜と第４の絶縁膜
とを貫通して、第１及び第２の拡散領域に達する第１及
び第２のコンタクトホールが形成される。ここで、第３
の絶縁膜は、第１のエッチング処理で第４の絶縁膜をエ
ッチングする際のエッチングストッパーとなり、第２の
絶縁膜がエッチングされることを防ぐ。即ち、第１及び
第２のコンタクトホールに埋め込まれる導体と、制御電
極との、絶縁性が保たれる。よって、制御電極に対して
余分の合わ余裕をとる必要のない、第１及び第２のコン
タクトホールの形成が可能になる。これら第１及び第２
のコンタクトホールに埋め込まれた導体に対して、例え
ばビットラインやキャパシタが直接或いはコンタクトを
介して接続される。従って、前記課題を解決できるので
ある。

【０００８】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態のトランジスタを適用
したＤＲＡＭのメモリセル構造を示す断面図である。以
下、このＤＲＡＭのメモリセルの構造（Ｉ）、製造方法
（II）、動作（III)、及び効果（IV）を分けて説明す
る。（Ｉ）メモリセルの構造図１中のＰ型シリコン基板２１には、メモリセルの下側
を囲むために形成されたＮ型のガード層２２と、該ガー
ド層に下側を囲まれたＰウエル２３が形成されている。
Ｐウエル２３の周囲には、隣接メモリセルを素子分離す
るためのフィールド酸化膜２４が形成されている。Ｐウ
エル２３の上面部分には、第１及び第２の拡散領域であ
る２つのＮ型拡散領域２５ａ，２５ｂが形成されてい
る。２つのＮ型拡散領域２５ａ，２５ｂの間の上には、
ゲート酸化膜２６を介してスイッチングトランジスタの
制御電極であるゲート電極２７が形成されている。この
ゲート電極２７は、ワードラインと兼用した構成であ
る。拡散領域２５ａ，２５ｂはゲート電極２７に対して
自己整合的に形成されている。ゲート電極２７の上部及
び側面には、第１の絶縁膜である酸化膜２８と第２の絶
縁膜である酸化膜２９がそれぞれ形成され、それらがゲ
ート電極２７を絶縁するようになっている。酸化膜２８
の上とフィールド酸化膜２４のコンタクト開口領域を除
いた部分の上には、第３の絶縁膜である窒化膜（Ｓｉ₃
Ｎ₄）３０が形成されている。窒化膜３０はコンタクト
開口工程時のエッチングストッパの役割を果たしてい
る。窒化膜３０の上には、第４の絶縁膜である酸化膜の
絶縁膜３１が堆積されている。この窒化膜３０と絶縁膜
３１が層間絶縁膜を構成している。絶縁膜３１における
拡散領域２５ａ，２５ｂ上には、酸化膜２９を残して窒
化膜３０と絶縁膜３１を貫通する第１及び第２のコンタ
クトホール３２ａ，３２ｂが形成されていて、そのコン
タクトホール３２ａ，３２ｂ内には導体のポリシリコン
プラグ３３ａ，３３ｂがそれぞれ埋め込まれている。以
上ように、ＤＲＡＭのメモリにおけるトランジスタが構
成されている。

【０００９】ポリシリコンプラグ３２ａ，３２ｂと酸化
膜３１の上には酸化膜３４が形成されていて、その一部
にコンタクトホール３５が開けられている。酸化膜３４
上に形成されたビットライン３６と拡散領域２５ａと
は、コンタクトホール３５及びポリシリコンプラグ３３
ａを介して接続されている。さらに、酸化膜３４とビッ
トライン３６の上には絶縁膜３７が形成され、さらに、
窒化膜３８が形成されている。窒化膜３８と絶縁膜３７
は、層間絶縁膜を構成している。窒化膜３８と絶縁膜３
７と酸化膜３４の一部には、貫通してポリシリコンプラ
グ３３ｂに達するキャパシタ接続用コンタクトホール３
９が開けられ、そのコンタクトホール３９内には、ポリ
シリコンプラグ４０が埋め込まれている。このプラグ４
０の上には、シリンダ状のストレージ電極のポリシンコ
ン４１，４２が形成されている。ストレージ電極のポリ
シンコン４１，４２とスイッチングトランジスタの拡散
領域２５ｂとは、二つのプラグ３３ｂ，４０を介して電
気的に接続されている。ポリシンコン４１，４２上に
は、誘電体薄膜４３及びプレート電極４４が形成されて
いる。ポリシンコン４１，４２と誘電体薄膜４３とプレ
ート電極４４とが、キャパシタを構成している。さらに
その上には絶縁膜４５、金属配線層４６、及びパッシペ
ーション膜４７が形成されている。このようなメモリセ
ルは、次のような製造方法で形成される。

【００１０】（II）製造方法図３（ａ）〜（ｆ）は、図１のメモリセルの製造工程
（その１）を示す断面図であり、図４（ｇ）〜（ｉ）
は、図１のメモリセルの製造工程（その２）を示す断面
図である。これらの図３及び図４を参照しつつ、ＤＲＡ
Ｍのメモリセルの製造方法を説明する。まず、抵抗率が
１０Ωｃｍ程度のＰ型基板２１を用意し、ＬＯＣＯＳ法
などを用いてフィールド酸化膜２４を形成する。次に、
リンを８００ＫｅＶ、１×１０¹³ｃｍ^-2程度の条件でイ
オン注入し、埋め込まれたＮ型のガード層２２を形成す
る。ボロンを５００ＫｅＶ、１００ＫｅＶ、３０ｋｅ
Ｖ、それぞれ５×１０¹²ｃｍ^-2程度の条件でイオン注入
し、Ｐウエル２３を形成する。つづいて、熱酸化によ
り、ゲート酸化膜５を６ｎｍ程度つけ、その上に、ゲー
ト電極２７となるリンを高濃度に含んだ１５０ｎｍ程度
のポリシリコンと、膜厚１５０ｎｍ程度の酸化膜２８と
を、ＣＶＤ法により順次堆積させる。ホトリソグラフィ
ーによりレジストをパターニングし、そのレジストをマ
スクにして酸化膜２８をエッチングする。レジストを除
去した後、今度は酸化膜２８をマスクにしてポリシリコ
ンをエッチングして、ゲート電極２７をパターニングす
る。ゲート電極２７及びフィールド酸化膜２４をマスク
にしたイオン注入により、低濃度Ｎ型の第１及び第２の
拡散領域２５ａ，２５ｂを同時に形成する。ここまでの
工程により、図３（ａ）の断面形状が得られる。

【００１１】拡散領域２５ａ，２５ｂの形成された基板
の上全面に、ＣＶＤ法によって酸化膜を膜厚１５０ｎｍ
程度堆積させ、さらに、異方性ドライエッチングによっ
てゲート電極２７のエッジ部のみにサイドウォール状の
酸化膜２９を形成し、ゲート電極２７を被覆する。その
上に、ＣＶＤ法によって窒化膜３０を８０ｎｍ程度、及
び絶縁膜３１としてＢＰＳＧ（ボロン・リンガラス）を
３００ｎｍ程度に順次堆積させて層間絶縁膜を積層す
る。そして、８５０℃程度のリフローを施すと、図３
（ｂ）の断面形状が得られる。次に、絶縁膜３１上に、
レジスト５１を塗布し、ホトリソグラフィーでパターニ
ングして拡散層２５ａ，２５ｂの上部に相当する部分が
開口したマスクを形成する。つまり、絶縁膜３１のゲー
ト電極２７の上の部分のレジスト５１は、残されてい
る。このレジスト５１をマスクにした第１のエッチング
処理で、絶縁膜３１のビットライン及びストレージ電極
双方の接続予定領域に開口させる。このとき、窒化膜３
０に対して酸化膜である絶縁膜３１のエッチング速度が
大きくなるような高選択比の条件（例えば、エッチング
ガスとしてＣＯ，ＣＦ₄，Ｃ₄Ｆ₈，Ａｒを用いたプラ
ズマエッチング）を用いることにより、窒化膜３０がエ
ッチングストッパーとなる。ここまでの工程で、図３
（ｃ）に示すような、ゲート電極２７に自己整合的な拡
散領域２５ａ，２５ｂに対応して、上部が広く形成され
たコンタクトホール３２ａ，３２ｂの形状ができる。

【００１２】さらに、窒化膜３０を選択的にエッチング
するような条件（例えば、エッチングガスとしてＳ
Ｆ₆，Ｏ₂を用いたプラズマエッチング）で第２のエッ
チング処理を行い、露出した窒化膜３０除去する。これ
によって、酸化膜２９やフィールド酸化膜２４で覆われ
た部分を除いた２つの拡散領域２５ａ，２５ｂが露出さ
れ、該拡散層２５ａ，２５ｂに達するコンタクトホール
３２ａ，３２ｂが形成される。実際のプロセスでは、絶
縁膜３１と窒化膜３０の選択的エッチングは、同一のエ
ッチング装置でガスを切り替えることにより、連続的に
処理することも可能である。レジスト５１を除去した
後、全面に高濃度にリンを含んだポリシリコンをＣＶＤ
法により堆積させ、エッチバックによって各コンタクト
ホール３２ａ，３２ｂにポリシリコン３３ａ，３３ｂを
それぞれ埋め込む。ここまでの工程により、ＤＲＡＭの
スイッチングトランジスタが形成され、図３（ｄ）に示
す断面形状が得られる。各コンタクトホール３２ａ，３
２ｂにそれぞれ埋め込まれたポリシリコン３３ａ，３３
ｂの断面形状の上側では、ゲート電極２７に自己整合的
な拡散領域２５ａ，２５ｂに対応する位置になっている
が、下側では酸化膜２９でそのゲート電極２７との絶縁
が保たれている。

【００１３】露出した絶縁膜３１及びコンタクトホール
３２ａ，３２ｂの上に、ＣＶＤ法を用い、酸化膜３４を
ＣＶＤ法で膜厚１００ｎｍ程度積層する。次に、ビット
ラインの形成を行う。ビットラインの形成では、ホトリ
ソグラフィー及びプラズマエッチング技術により、コン
タクトホール３５を、ビットラインの接続予定領域のポ
リシリコンプラグ３３ａ上の酸化膜３４に開口する。こ
の上にリンを高濃度に含んだ図示しないポリシリコン
を、ＣＶＤ法により膜厚５０ｎｍ程度堆積させ、さらに
その上に、ビットライン３６となるタングステンシリサ
イドをスッパタ法により１２０ｎｍ程度堆積させる。こ
れをパターニングすることで、図３（ｅ）の断面形状が
得られる。このような構造の上に、層間絶縁膜３７とし
てＢＰＳＧ膜を、ＣＶＤ法によって膜厚４００ｎｍ程度
堆積させ、８５０℃程度のリフローを施す。そして、後
の工程でエッチングストッパとなる窒化膜３８を、ＣＶ
Ｄ法によって膜厚５０ｎｍ程度堆積させる。

【００１４】窒化膜３８を堆積した基板に対して、ホト
リソグラフィー及びプラズマエッチング技術により、キ
ャパシタ接続用コンタクトホール３９をストレージ電極
の接続予定領域に開口させる。以前の工程と同様な方法
により、ポリシリコンプラグ４０をコンタクトホール３
９に埋め込む。ここまでの工程により、図３（ｆ）の断
面形状が得られる。つづいて、キャパシタ形成工程でキ
ャパシタを形成していく。即ち、露出した窒化膜３８と
ポリシリコンプラグ４０上に、ＣＶＤ法により、ストレ
ージノードになるリンを高濃度に含んだポリシリコン４
１と酸化膜５２とを順次堆積させる。ポリシリコン４１
と酸化膜５２の膜厚は、それぞれ５０ｎｍと４００ｎｍ
程度である。そして、これらをホトリソグラフィー及び
プラズマエッチング技術によリパターニングする。ここ
までの工程により、図４（ｇ）に示す断面形状が得られ
る。

【００１５】全面に、リンを高濃度に含むポリシリコン
４２をＣＶＤ法により、膜厚５０ｎｍ程度堆積させ、異
方性プラズマエッチングを行う。異方性プラズマエッチ
ングにより、ポリシリコン４２が酸化膜５２のエッジ部
にサイドウオール状に残る。不要となった酸化膜５２
を、希釈フッ化水素酸水溶液で除去する。このとき窒化
膜３８がエッチングストッパーとして機能する。ポリシ
リコン４１，４２により、シリンダー状のストレージ電
極が構成され、その３次元的な表面積によってキャパシ
タの実効面積が確保される。ここまでの工程により、図
４（ｈ）の断面形状が得られる。キャパシタの誘電体薄
膜４３として、窒化膜をＣＶＤ法により膜厚５ｎｍ程度
全面に堆積させ、窒化膜の欠陥密度及びリーク電流低減
の目的で、８５０℃のウエット雰囲気中での熱処理を施
す。キャパシタのプレート電極４４となるリンを高濃度
に含むポリシリコンをＣＶＤ法により膜厚１００ｎｍ程
度全面に堆積させる。ここまでの工程により、図４
（ｉ）に示すような断面形状が得られる。以降の工程に
ついての図示は省略するが、層間絶縁膜４５を堆積さ
せ、平坦化処理を行った後、金属配線４６を例えばアル
ミ合金のような材料でパターニングして形成し、最後に
パッシペーション膜４７をつけてウエハプロセスを終了
する。このように製造されたメモリセルは、次のように
動作する。

【００１６】（III) 動作メモリセルの動作としては、従来のものと同―である。
ワードラインの電圧をハイレベルにすることにより、ス
イッチングトランジスタのゲート電極２７をハイレベル
とし、スイッチングトランジスタの第１及び第２の拡散
層２５ａ，２５ｂを導通させてキャパシタとビットライ
ン３６を接続し、情報をビットライン３６からキャパシ
タヘ書き込む。また、逆にキャパシタからビットライン
３６へ情報を読み出す。ビットライン３６はポリシリコ
ンプラグ３３ａを介して拡散領域２５ａに接続されてい
る。また、キャパシタのストレージ電極のポリシリコン
４１，４２は、二つのポリシリコンプラグ４０，３３ｂ
を介して拡散領域２５ｂに接続されている。ワードライ
ン（ゲート電極２７）がローレベルの間、スイッチング
トランジスタはカットオフ状態であり、情報はキャパシ
タに保持される。

【００１７】（IV）効果図１に示すように、このメモリセル中のトランジスタ
は、拡散領域２５ａ，２５ｂ上に、酸化膜２９を残して
ゲート電極２７に対して余計な合わせ余裕を取らず形成
したプラグ３３ａ，３３ｂを有している。そして、各プ
ラグ３３ａ，３３ｂに対して、ビットライン３６或いは
ストレージ電極用（キャパシタ接続用）のコンタクト３
９，４０を取るようにしたので、平面的には、コンタク
トにおける他の導電層との合わせ余裕が小さくて済み、
メモリセルの高密度化が計れる。その上、エッチバック
でプラグ３３ａ，３３ｂを埋め込むことにより、平坦化
が促進される。よって、微細パターンのホトリソグラフ
ィーにおけるフォーカスマージンが拡大し、より一層の
微細化が可能となる。キャパシタ接続用であるプラグ４
０のアスペクト比が非常に大きくなり、微細化でコンタ
クト形成が困難になるという課題も解消される。さら
に、ポリシリコンプラグ３３ａとビットライン３６との
間に層間絶縁膜３４を設けているので、ストレージ電極
側のポリシリコンプラグ３３ｂの上にもビットライン３
６を敷設でき、より一層の微細化が可能となる。したが
って、高密度のＤＲＡＭデバイスを実現できる。

【００１８】第２の実施形態図５は、本発明の第２の実施形態を示すＤＲＡＭのメモ
リセル構造の断面図である。第１の実施形態では、ポリ
シリコンプラグ３３ａ，３３ｂとビットライン３６とを
別工程で形成していたが、この第２の実施形態では、そ
れらを同時に形成している。したがって、ビットライン
とそのプラグ３３ａ間の酸化膜３４とコンタクト３５が
省略されている。この部分以外の構成は第１の実施例と
同―である。即ち、図５のメモリセルは、Ｐ型シリコン
基板６１上に形成されている。Ｐ型シリコン基板６１に
は、メモリセルの下側を囲むＮ型のガード層６２と、該
ガード層６２に下側を囲まれたＰウエル６３が形成され
ている。Ｐウエル６３の周囲には、隣接メモリセルを素
子分離するためのフィールド酸化膜６４が形成されてい
る。Ｐウエル６３の上面部分に、第１の拡散領域と第２
の拡散領域である２つのＮ型拡散領域６５ａ，６５ｂが
形成されている。拡散領域６５ａ，６５ｂの間の上に
は、ゲート酸化膜６６を介してスイッチングトランジス
タの制御電極のゲート電極６７が形成されている。この
ゲート電極６７は、ワードラインと兼用した構成であ
る。ゲート電極６７の上部及び側面には、第１の絶縁膜
である酸化膜６８と第２の絶縁膜である酸化膜６９とが
形成され、それらがゲート電極６７を絶縁被覆するよう
になっている。酸化膜６８の上とフィールド酸化膜６４
のコンタクト開口領域を除いた部分の上には第３の絶縁
膜である窒化膜７０が形成されている。窒化膜７０はコ
ンタクト開口工程時のエッチングストッパの役割を果た
している。窒化膜７０の上には、第４の絶縁膜７１であ
る酸化膜が堆積され、その絶縁膜７１上にビットライン
７２が形成されている。窒化膜７０と絶縁膜７１とで層
間絶縁膜が構成されている。層間絶縁膜には、酸化膜６
９を残して窒化膜７０と絶縁膜７１を貫通し拡散領域６
５ａ，６５ｂに達する第１及び第２のコンタクトホール
７３ａ，７３ｂが形成されいる。ビットライン７２は、
それらのコンタクトホール７３ａ，７３ｂ内に埋め込ま
れた導体のポリシリコンプラグ７４ａ，７４ｂと同時に
形成されたものである。

【００１９】それらポリシリコンプラグ７４ｂとビット
ライン７２と絶縁膜７１の上には、絶縁膜７５が形成さ
れ、さらに、窒化膜７６が形成されている。絶縁膜７５
と窒化膜７６は、層間絶縁膜を構成する。窒化膜７６と
絶縁膜７５の一部には、ポリシリコンプラグ７４ｂに達
するキャパシタ接続用コンタクトホール７７が開けら
れ、そのコンタクト７７内にはポリシリコンプラグ７８
が埋め込まれている。このプラグ７８の上には、シリン
ダ状のストレージ電極のポリシンコン７９，８０が形成
されている。ストレージ電極のポリシンコン７９，８０
とスイッチングトランジスタの拡散領域６５ｂとは、二
つのプラグ７８，７４ｂを介して電気的に接続されてい
る。ポリシンコン７９，８０の上には、誘電体薄膜８１
及びプレート電極８２が形成されている。ポリシンコン
７９，８０と誘電体薄膜８１とプレート電極８２とが、
キャパシタを構成している。さらにその上には絶縁膜８
３、金属配線層８４、及びパッシペーション膜８５が形
成されている。

【００２０】図６（ａ），（ｂ）は、図５のメモリセル
の製造工程を説明する断面図であり、この図６を参照し
つつ、メモリセルの製造方法を説明する。窒化膜７０と
絶縁膜７１である酸化膜のエッチング速度差を利用して
コンタクトホール７３ａ，７３ｂを開口するところまで
は、第ｌの実施形態と同様の工程で作製される。つづい
て、リンを高濃度に含んだポリシリコン９１をＣＶＤ法
により堆積し、ホトリソグラフィー技術によってレジス
ト９２をパターニングする。ここまでの工程により、図
６（ａ）に示すような断面形状が得られる。レジスト９
２をマスクにしたプラズマエッチングにより、ビットラ
イン７２を形成するのと同時に、コンタクトホール７３
ａにプラグ７４ａを、コンタクトストレージ電極用のコ
ンタクト開ロ予定領域ヘプラグ７４ｂを残す。即ち、コ
ンタクトホール７３ａ，７３ｂに導体を埋め込んでトラ
ンジスタを構成するのと同時に、ビットラインを形成す
る。レジスト９２を除去した後、層間絶縁膜の絶縁膜７
５を形成する。その結果、図６（ｂ）のように、プラグ
７４ａと一体になったポリシリコンのビットライン７２
が形成される。ビットライン７２の抵抗をより下げる必
要があるときには、ポリシリコンの上に例えばタングス
テンシリサイドを積層させ、この積層膜をパターニング
するようにしてもよい。

【００２１】以降の工程は、第ｌの実施形態と同様であ
る。このように形成されたメモリセルの動作は、第ｌの
実施形態と同様であるが、ビットライン７２はポリシリ
コンプラグ７４ａと―体になって形成されており、拡散
領域６５ａに直接接続されている。以上のように、この
第２の実施形態では、スイッチングトランジスタの拡散
領域６５ａ，６５ｂ上に酸化膜６９を残してゲート電極
６７に対して余計な合わせ余裕を取らず形成したプラグ
７４ａ，７４ｂを形成し、そのプラグ７４ａ，７４ｂと
ビットライン７２とを同時に形成している。そして、プ
ラグ７４ｂに対してストレージ電極８０のコンタクト７
８を取るようにしたので、平面的にはコンタクトと他の
導電層との合わせ余裕が小さくて済み、メモリセルの高
密度化が計れる。また、プラグを埋め込むことにより、
平坦化が促進され微細パターンのホトリソグラフィーに
おけるフォーカスマージンが拡大し、より一層の微細化
が可能となる。ストレージ電極用のコンタクト７８のア
スペクト比が非常に大きくなりコンタクト形成が困難と
なる課題も解消される。さらに、プラグ７４ａ，７４ｂ
とビットライン７２を同時に形成しているので、工程が
簡略化される。したがって、高密度のＤＲＡＭデバイス
を実現できる。

【００２２】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。例えば、上記実施形態で
は、本発明のトランジスタをＤＲＡＭのメモリセルに適
用した例を説明しているが、他の半導体集積回路にこの
トランジスタ構造を適用することも可能であり、その場
合にも、半導体集積回路における合わせ余裕が少なくて
すみ、高密度集積が可能なる。また、ＤＲＡＭに適用し
た場合においても、シリンダー型のスタックセルばかり
でなく、キャパシタがビットラインの上に配置されるよ
うなセルであれば、様々な形のキャパシタを用いること
ができる。キャパシタの誘電体薄膜４３，８１は窒化膜
に限らず、酸化タンタルやチタン酸バリウムストロンチ
ウム（ＢＳＴ）などの高誘電体、あるいは他の強誘電体
を適用することもできる。プラグとしてはポリシリコン
以外の導電体を用いることもできる。

【００２３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、基板上に、頂部が第１の絶縁膜で覆われた制御電
極を形成すると共に、半導体基板に第１の拡散領域及び
第２の拡散領域を形成し、制御電極の側壁に第２の絶縁
膜を被着しておく。そして、それらの上に堆積された第
３の絶縁膜と第４の絶縁膜のエッチング速度差を利用し
て、第１及び第２のコンタクトホールを形成して導体を
埋め込み、トランジスタを構成している。このトランジ
スタにおける第１及び第２のコンタクトホールとそれら
に充填された導体とは、第２の絶縁膜を残して、第３の
絶縁膜及び第４の絶縁膜の第１及び第２の拡散層の上の
部分を貫通するものになり、制御電極とは絶縁されてい
る。そのため、第１及び第２のコンタクトホールに充填
された導体に対して、該トランジスタよりも上層に形成
されたパターンとのコンタクトを形成れば、余分な合わ
せ余裕が必要なくなり、半導体集積回路を高密度にする
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のトランジスタを適用
したＤＲＡＭのメモリセル構造を示す断面図である。

【図２】従来のＤＲＡＭのメモリセル構造を示す断面図
である。

【図３】図１のメモリセルの製造工程（その１）を示す
断面図である。

【図４】図１のメモリセルの製造工程（その２）を示す
断面図である。

【図５】本発明の第２の実施形態を示すＤＲＡＭのメモ
リセル構造の断面図である。

【図６】図５のメモリセルの製造工程を説明する断面図
である。

【符号の説明】

２１，６１シリコン基板２２，６２ガード層２３，６３ウエル２４，６４フィールド酸化膜２５ａ２５ｂ，６５ａ，６５ｂ第１，２の拡散領
域２７，６７ゲート電極（制御
電極）２８，６８酸化膜（第１の絶
縁膜）２９，６９酸化膜（第２の絶
縁膜）３０，７０窒化膜（第３の絶
縁膜）３１，７１絶縁膜（第４の絶
縁膜）３２ａ，３２ｂ，７３ａ，７３ｂ第１，第２のコン
タクトホール３３ａ，３３ｂ，４０，７４ａ，７４ｂ，７８ポリシリ
コン（導体）３４酸化膜３６，７２ビットライン３７，３８，７５，７６層間絶縁膜３９，７７キャパシタ接続用
コンタクトホール４１，４２，７９，８０ストレージ電極４３，８１誘電体薄膜４４，８２プレート電極４５，８３層間絶縁膜４６，８４金属配線

Claims

【特許請求の範囲】

【請求項１】半導体基板上の所定の位置に、ゲート絶
縁膜と該ゲート絶縁膜上に積層されて頂部が第１の絶縁
膜で覆われた制御電極とを形成すると共に、該半導体基
板に対して、該制御電極に自己整合して不純物拡散され
た第１の拡散領域及び第２の拡散領域を形成し、前記ゲート酸化膜と制御電極の側壁に第２の絶縁膜を被
着し、前記被着の終了した半導体基板全面にエッチング速度の
異なる第３の絶縁膜と第４の絶縁膜とを順に積層し、前記第４の絶縁膜上に、前記第１及び第２の拡散領域に
対応する領域が開口したレジストを形成し、該レジスト
をマスクとし前記第３の絶縁膜をエッチングストッパー
とした該第４の絶縁膜に対する第１のエッチング処理を
行い、前記第１のエッチング処理で露出した前記第３の絶縁膜
の露出部分に対して第２のエッチング処理を行い、前記
第４の絶縁膜及び該第３の絶縁膜を貫通して前記第１及
び第２の拡散領域にそれぞれ達する第１及び第２のコン
タクトホールを形成し、前記レジストを除去した後、前記第１及び第２のコンタ
クトホールに導体をそれぞれ埋め込んでトランジスタを
作製することを特徴とするトランジスタの製造方法。
【請求項２】半導体基板上にゲート絶縁膜を介して形
成された制御電極と、前記制御電極に自己整合されて前記半導体基板に形成さ
れ、該制御電極に与えられ電圧で導通制御される第１の
拡散領域及び第２の拡散領域と、前記制御電極の頂部に被着された第１の絶縁膜と、前記制御電極と前記ゲート絶縁膜の側面に被着された第
２の絶縁膜と、前記第１の絶縁膜上、または前記第２の絶縁膜の一部及
び該第１の絶縁膜の上と前記半導体基板の当該素子の形
成領域の周辺上とに積層された第３の絶縁膜と、前記第３の絶縁膜上に積層され、該第３の絶縁膜とはエ
ッチング速度が異なる第４の絶縁膜と、前記第３の絶縁膜を上側に積層していない前記第２の絶
縁膜を残して、前記第３の絶縁膜と前記第４の絶縁膜の
前記第１及び第２の拡散領域の上の部分を貫通し、該第
４の絶縁膜から該第１及び第２の拡散領域にそれぞれ達
する第１及び第２のコンタクトホールと、前記第１及び第２のコンタクトホールにそれぞれ埋め込
まれた導体とを、備えたことを特徴とするトランジスタ。