KR910009805B1 - 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 - Google Patents

다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 Download PDF

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Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
제1a도는 DRAM 장치의 메모리 셀의 회로도.
제1b도는 종래의 DRAM 장치에 대한 메모리 셀의 적층 구조 단면도.
제2a도 내지 제2c도는 본 발명의 제1실시예 구조도.
제3a도 내지 제3c도는 본 발명의 제2실시예 구조도.
제4a도 내지 제4c도는 본 발명의 제3실시예 구조도.
제5a도 내지 제5c도는 본 발명의 제4실시예 구조도.
제6a도 내지 제6f도는 제1실시예에 대하여 각각 다른 제조 단계에서 관찰된 제2c도의 IIA-IIA선 단면도.
제7a도 내지 제7f도는 제1실시예에 대하여 각각 다른 제조 단계에서 관찰된 제2c도의 IIB-IIB선 단면도.
제8a도 내지 제8h도는 제3실시예에 대하여 각각 다른 제조 단계에서 관찰된 제4c도의 IVA-IVA선 단면도.
제9a도 내지 제9h도는 제3실시예에 대하여 각각 다른 제조 단계에서 관찰된 제4c도의 IVA-IVA선 단면도.
제10a도 내지 제10j도는 제4실시예에 대하여 각각 다른 제조 단계에서 관찰된 제5c도의 VA-VA선 단면도.
제11a도 내지 제11j도는 제4실시예에 대하여 각각 다른 제조 단계에서 관찰된 제5c도의 VB-VB선 단면도.
제12a도 내지 제12b도는 제1실시예에서 일어나는 몇가지 문제를 설명하기 위한 단면도.
제13a도 내지 제13c도는 제1실시예에서 변형시킨 단면도.
제14a도 내지 제14k도는 제13a도 내지 제13c도의 변형에 대하여 각각 다른 제조 단계에서 관찰된 제13c도의 XIIIA-XIIIA선 단면도.
제15a도 내지 제15k도는 제13a도 내지 제13c도의 변형에 대하여 각각 다른 제조 단계에서 관찰된 제13c도의 XIIIB-XIIIB선 단면도.
본 발명은 일반적으로 다이나믹 랜덤 액세스 메모리 장치와 그의 제조 방법에 관한 것이며, 특히 다이나믹 랜덤 액세스 메모리 장치의 적층 구조 개선과 개선된 다이나믹 랜덤 액세스 메모리 장치의 제조 방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(하기부터는 간단한 DRAM 장치라 칭함)는 다수의 메모리 셀들을 가지며, 그들의 각각은 메모리 셀 캐패시터와 전송 게이트 트랜지스터로 구성된다. 최근, DRAM 장치의 크기 축소에 대한 상당한 활동이 있었다. DRAM 장치의 크기를 축소하기 위해서는 특별히 메모리 셀 캐패시터의 크기를 축소시킬 필요가 있으며, 반도체 기판에의 메모리 셀 캐패시터 점유 면적이 감소되면 각 메모리 셀 캐패시터의 축적 용량이 감소되는 것으로 알려졌다. 메모리 셀 캐패시터의 축적 용량은 메모리 셀의 축적 전극의 크기에 따라 크게 좌우되며, 이것은 대향 전극과 쌍을 이루고 있다. 반도체 기판에의 축적 전극 점유 면적이 감소되면, 메모리 셀 캐패시터의 축적 용량이 크게 감소된다. 메모리 셀 캐패시터의 크기 축소, 특히 축적 전극의 크기 축소는 메모리 셀 캐패시터의 축적 용량 감소와 더불어 다음과 같은 문제를 수반한다.
첫째, 메모리 셀 캐패시터의 축적 용량 감소로 α-선 입사에 따른 소프트 에러가 증가한다.
둘째, 측면적을 증가시키기 위하여 축적 전극을 두껍게 만들어 축적 전극의 전체 표면적을 증가시켜도, 비트선과 접촉홀에 대한 종횡비가 증가하기 때문에 미세한 패턴을 얻기 어렵다.
셋째, 인접된 비트선들이 매우 가까이 배열되어 인접된 비트선들 사이의 분리부분 간격이 협소해진다. 인접된 비트선들을 가까이 배열하면 할수록, 그들 사이의 결합 용량은 커진다.
그러므로, 본 발명의 일반적인 목적은 상술된 단점들이 제거된 편리하고 유용한 랜덤 액세스 메모리 장치와 그의 제조 방법을 제공함에 있다.
본 발명의 특별한 목적은 표면적이 증가된 축적 전극을 갖는 랜덤 액세스 메모리 장치를 제공함에 있다.
축적 전극의 증가된 표면적은 여러 가지 장점을 제공할 수 있다.
본 발명의 또 다른 목적은 인접된 비트선들의 전기적으로 차폐가 좋은 랜덤 액세스 메모리 장치를 제공함에 있다.
본 발명의 상기 목적들은, 소오스 영역과 드레인 영역이 있는 반도체 기판, 반도체 기판의 표면 위에 형성된 제1의 절연막, 제1의 절연막 위에 형성된 게이트 전극, 게이트 전극을 덮기 위하여 형성된 제2의 절연막, 제1의 절연막과 제2의 절연막에 형성된 제1의 개구부를 통하여 소오스 영역과 접촉되고 제2의 절연막 상에 형성된 비트선, 비트선을 덮기 위하여 형성된 제3의 절연막, 제1, 제2, 제3의 절연막에 형성된 제2의 개구부를 통하여 드레인 영역과 접촉되고 제3의 절연막 상에 형성된 축적 전극을 감싸기 위하여 형성된 유전체막, 유전체막을 덮기 위하여 형성된 대향 전극물로 이루어진 랜덤 액세스 메모리 장치에 의하여 성취될 수 있다.
본 발명의 또 다른 목적은 상술된 DRAM 장치의 제조 방법을 제공함에 있다.
본 발명의 상기 목적은 반도체 기판상에 형성된 제1의 절연막과 반도체 기판에 있는 소오스, 드레인 영역 위에 게이트 전극을 형성하는 단계와, 게이트 전극을 덮기 위하여 제2의 절연막을 형성하는 단계와, 제1, 제2의 절연막에 제1의 개구부를 형성하는 단계와, 제1의 개구부를 통하여 드레인 영역과 접촉되고 제2의 절연막 위에 배열되는 비트선을 형성하는 단계와, 비트선을 덮기 위하여 제3의 절연막을 형성하는 단계와, 제1, 제2, 제3의 절연막에 제2의 개구부를 형성하는 단계와, 제2의 개구부를 통하여 소오스 영역과 접촉되고 제3의 절연막 위에 형성되는 축적 전극을 형성하는 단계와, 축적 전극을 감싸도록 유전체막을 형성하는 단계와, 유전체막을 덮기 위해 대향 전극을 형성하는 단계등으로 이루어지는 방법에 의하여 성취된다.
본 발명의 또 다른 목적은 드레인 영역과 축적 전극에 대한 접촉홀이 자기-정합(self-alignment) 공정에 의하여 형성되는 상기 DRAM 장치의 제조 방법을 제공함에 있다.
본 발명의 상기 목적은 반도체 기판 위에 형성된 제1의 절연막과 반도체 기판에 있는 소오스와 드레인영역 위에 게이트 전극을 형성하는 단계와, 게이트 전극을 덮기 위해 제2의 절연막을 형성하는 단계와, 제1, 제2의 절연막에 제1의 개구부를 형성하는 단계와, 제2의 절연막 위에 도전체막을 형성하는 단계와, 도전체막 위에 제3의 절연막을 형성하는 단계와, 그위에 제3의 절연막이 잔류하는 비트선을 만들기 위하여 도전체막과 제3의 절연막을 패턴화하는 단계와, 비트선과 제2, 제3의 절연막 위에 제4의 절연막을 형성하는 단계와, 제4의 절연막이 비트선의 측벽을 감싸기 위하여 잔류하도록 비트선을 마스크막으로 사용하는 자기-정합 공정으로 제1, 제2, 제4의 절연막에 제2의 개구부를 형성하는 단계와, 드레인 영역과 접촉되고 제3, 제4의 절연막 위에 위치되는 축적 전극을 형성하는 단계와, 축적 전극을 감싸도록 유전체막을 형성하는 단계와, 유전체막을 덮도록 대향 전극을 형성하는 단계들로 이루어지는 DRAM의 제조 방법에 의하여 성취된다.
본 발명의 다른 목적들, 장점들, 특징들은 수반된 도면에 의거하여 서술된 명세서에 의하여 명백해질 것이다.
본 발명의 바람직한 실시예를 서술하기 전에, 제1a도와 제1b도를 참고로 하여 종래의 DRAM 장치에 대한 메모리 셀을 서술할 것이다.
제1a도는 DRAM 장치에 대한 메모리 셀의 회로도로서, 전송 게이트 트랜지스터 T와메모리 셀 캐패시터 C로 구성된다. 전송 게이트 트랜지스터 T의 소오스는 대응하는 비트선 BL에 접속되고, 그 드레인은 축적 전극 6에 접속되고, 그 게이트는 대응하는 워어드선 WL에 접속된다. 대향 전극 8은 정전압원에 접속되고, 축적 전극 6과 대향 전극 8 사이에는 유전체막 7이 제공된다.
제1b도는 제1a도의 메모리 셀에 제공된 종래의 적층 구조 단면도로서, 메모리 셀은 P-형 실리콘 기판 1, 필드 절연막 2, 게이트 절연막 3, 드레인 영역 4D, 소오스 영역 4S , 실리콘 디옥사이드막 5들로 구성된다. 게이트 전극 WL1은 전송 게이트 트랜지스터 T와 연결되고, 게이트 전극 WL2는 다른 전송 게이트 트랜지스터(도시되지 않았음)와 연결된다. 폴리실리콘막으로 된 게이트 전극 WL1과 WL2는 각각 게이트 절연막과 실리콘 디옥사이드막 5 위에 형성된다. 축적 전극 6은 드레인 영역 4D와 접촉되도록 형성되고, 유전체막 7은 축적 전극 6을 감싸도록 형성되고, 유전체막 7은 대향 전극 8로 덮여 있다. 포스포 실리게이트 글라스(PSG)의 패시베이션(passivation)막 9는 실리콘 기판 1의 전표면 위에 형성된다. 패시베이션막 9 위에 위치하고 있는 비트선 BL은 소오스 영역 4S와 접촉된다. 제1b도의 종래의 적층 구조에서는, 비트선 BL이 축적 전극 6, 유전체막7, 대향 전극 8들로 구성되는 메모리 셀 캐패시터 C의 층보다 더 높은 수직층 레벨을 갖는다.
본 발명의 제1실시예를 제2a도내지 제2c도에 의거하여 서술할 것이다.
제2a도 내지 제2c도는 본 발명의 바람직한 제1실시예를 도시한 것으로, 제2c도는 제1실시예를 평면도, 제2a도는 제2c도의 IIA-IIA선 단면도, 제2b도는 제2도의(c)도의 IIB-IIB선 단면도이다.
제2a도 내지 제2c도에 있어서, 필드 절연막 12는 실리콘 기판 11의 주표면 위에 형성되고, 게이트 절연층 13은 실리콘 기판 11의 표면 위에 형성되고, 전송 게이트 트랜지스터 T1의 워어드선 기능을 하는 폴리실리콘막의 게이트 전극 WL3과 WL4는 각각 게이트 절연막 13과 필드 절연막 12 위에 형성된다. 다음에는 게이트, 전극 WL3과 WL4를 마스크로 사용하여 실리콘 기판 11에 비소 이온(As+)을 주입함으로써, 각각 전송 게이트 트랜지스터 T1의 소오스와 드레인 기능을 하는 불순물 확산층 14S와 14D가 형성된다. 실리콘 디옥사이드(SiO2)로 된 층간 절연막 15는 게이트 전극 WL3과 WL4가 덮히도록 형성되고, 비소 이온(As+)등의 n+-형 불순물 이온들을 함유하는 폴리사이드 혹은 폴리실리콘의 비트선 BL1은 비트선 접촉홀 16을 통하여 소오스 영역 14S와 접촉되고 층간 절연막 15 위에 위치되도록 형성된다. 실리콘 디옥사이드로된 절연막 18은 비트선 BL1이 덮히도록 층간 절연막 15 위에 형성된다. 전송 게이트 트랜지스터 T1은 드레인과 소오스 영역 14D와 14S, 게이트 전극 WL3, 비트선 BL1등으로 구성된다.
폴리실리콘으로 이루어지고, 비소 이온(As+)등의 n+-형 불순물 이온이 도핑되는 축적 전극 20a는 접촉홀 20A를 통하여 접촉되게 하여 실리콘 디옥사이드막 18 위에 형성되고, 열산화에 의하여 형성된 실리콘 디옥사이드의 유전체막 21로 덮여 있다. 축적 전극 20a와 쌍을 이루고 있고 인(P)등의 n+- 형 불순물로 함유하는 폴리실리콘으로 이루어진 대향 전극 22는 유전체막 21을 감싸도록 형성된다. 메모리 셀 캐패시터 또는 축적 캐패시터 C1은 축적 전극 20a, 유전체막 21, 대향 전극 22들로 구성된다.
특히, 각 비트선 BL1이 축적 전극 20a 보다 낮은 층레벨을 가짐으로써, 메모리 셀 캐패시터를 덮고 있는 절연막 위에 비트선을 형성할 필요가 없다. 더욱이, 메모리 셀 캐패시터를 덮고 있는 절연막에 비트선 접촉홀이 없기 때문에, 축적 전극 20a를 증가시킬 수 있다. 결과적으로, 제1b도에 도시된 축적 전극 6보다 더 두꺼운 축적 전극 20a가 형성되어 메모리 셀 캐패시터의 축적 용량이 증가된다. 제1b도의 종래의 DRAM 장치에서와 같이 각 비트선이 축적 전극보다 큰 층레벨을 갖는 경우에는 축적 전극 6을 두껍게 형성하는 데에는 한계가 있다. 이것은 종래의 적층 구조에 있는 두꺼운 축적 전극이 소오스 영역 3S와 비트선 BL 사이의 접촉을 어렵게 만들기 때문이다.
제1실시예에서 인접 비트선 BL1은 그들 사이에 삽입된 축적 전극 20a와 대향 전극 22에 의하여 전기적으로 차폐되고, 비록 축적 전극 20a가 부동 상태(floating state)에 있을지라도 축적 전극 20a와 대향 전극 22 사이에 강력한 용량성 결합이 존재한다. 결과적으로, 축적 전극 20a는 인접하고 있는 비트선 BL1에 대하여 전기적 차폐 요소 기능을 할 수 있다. 상기 구조에 의하여 비트선 BL1에 이입되는 잡음을 감소시킬 수 있다.
본 발명의 바람직한 제2실시예를 제3a도 내지 제3c도에 의거하여 서술할 것이다. 제3a도 내지 제3c도에서 상기 도면들과 동일한 부분은 동일 참조 번호를 부여하였다. 제3a도와 제3b도는 각각 제3c도의 IIIA-IIIA선과 IIIB-IIIB선 단면도이다.
본 발명의 제2실시예는 제1실시예와 같이 전송 게이트 트랜지스터 T2와 메모리 셀 캐패시터 C2로 구성되며, 비트선 접촉홀의 위치가 제1실시예와 다르다. 제2c도에 도시된 바와 같이, 각 비트선 접촉홀 16과 대응하는 축적 전극 접촉홀 20A는 비트선 BL1의 연장 선상에서 일직선으로 배열되며, 특히 비트선 접촉홀 16은 인접하는 비트선 BL1과의 간격 중앙에 위치된다. 한편, 제3c도에서는 비트선 BL22에 대한 비트선 접촉홀 16a와 전송 게이트 트랜지스터 T2의 대응하는 축적 전극 접촉홀 20A가 상호 일직선상에 배열되지 않고, 비트선 BL22의 비트선 접촉홀 16a가 비트선 BL23보다 비트선 BL22에 더 가깝게 위치된다. 동일하게, 비트선 BL21의 비트선 접촉홀 16a도 비트선 BL22보다 비트선 BL21에 더 가깝게 위치된다. 비트선 BL22에 대한 접촉홀 16a의 단면은 제3a도의 단면도에 도시하지 않았다. 즉, 제3a도의 단면과 제2a도의 단면은 서로 다르다. 비트선 접촉홀 16a의 상술된 배열에 의하여, 비트선 BL21과 BL22등의 인접하는 비트선들 사이의 절연 성질을 향상시키고, 쉽게 패턴화를 할 수 있다. 또한, 소오스 영역 14S는 제1실시예에서의 소오스 영역 14S와 그 형태가 상이하다. 제2실시예에서, 그밖의 다른 부분들은 제1실시예와 동일하다.
본 발명의 바람직한 제3실시예를 제4a도 내지 제4c도에 의거하여 서술할 것이다. 제4a도와 제4b도는 각각 제4c도의 IVA-IVA선과 IVB-IVB선 단면도이다. 제3실시예는 전송 게이트 트랜지스터 T3과 메모리 셀 캐패시터 C3으로 구성되는데, 전송 게이트 트랜지스터 T3은 소오스 영역 14S, 드레인 영역 14D, 게이트 전극 13, 비트선 BL32들로 이루어지고, 메모리 셀 캐패시터 C3dms 폴리실리콘으로 된 축적 전극 25a, 실리콘 디옥사이드로 된 유전체막 26, 폴리실리콘으로 된 대향 전극 27들로 이루어진다. 축적 전극 25a와 대향 전극 27은 각각 비소(As)와 인(P)등의 n+-형 불순물로 도핑된다.
비트선 BL31, BL32, BL33을 레지스트 마스크막으로 사용하는 자기-정합 공정에 의하여 절연막에 형성되는 축적 전극 접촉홀 24를 갖는 것이 제3실시예의 중요한 특징이다. 제4c도에 도시된 바와 같이, 축적 전극 접촉홀 24는 슬릿형이다. 자기-정합 공정에 의하여 축적 전극 접촉홀 24에 대한 포지셔닝 동작이 불필요하며, 실리콘 기판 11을 점유하는 면적이 감소된 메모리 셀을 얻을 수 있다.
본 발명의 바람직한 제4실시예를 제5a도 내지 제5c도에 의거하여 서술할 것이다. 제5a도와 제5b도는 각각 제5c도의 VA-VA선과 VB-VB선 단면도이다. 제5a도 내지 제5c도에 있어서, 필드 절연막 32는 p-형 실리콘 기판 31의 주표면에 형성되고, 게이트 전극 또는 워어드선 WL5와 WL6은 각각 게이트 절연막 33과 필드 절연막 32 위에 형성된다. 다음에, n+-형 불순물 확산 영역인 소오스와 드레인 영역 34S와 34D는 실리콘 기판 31에 형성되고, 실리콘 디옥사이드로 된 층간 절연막 35는 워어드선 WL5와 WL6을 덮기 위하여 형성되고, 비트선 접촉홀 36은 층간 절연막 35와 게이트 절연막 33에 형성되고, 비트선 BL4는 비트선 접촉홀 36을 통하여 소오스 영역 35S와 접촉되게 하여 층간 절연막 35 위에 형성되고, 실리콘 니트라이드막 38은 비트선 BL4를 덮기 위하여 형성된다. 제4실시예에서, 전송 게이트 트랜지스터 T4는 소오스 영역 34S, 드레인 영역 34D, 워어드선 WL5, 비트선 BL4들로 구성된다.
축적 전극 접촉홀 44는 실리콘 니트라이드막 38, 층간 절연막 35, 게이트 절연막 33들을 관통하도록 형성된다. 메모리 셀 캐패시터 C4 는 축적 전극 45, 유전체막 46, 대향 전극 47들을 포함한다. 폴리실리콘으로 된 축적 전극 45는 수직부 45a와,
수직부 45a에 연결된 3개의 플랜지 또는 날개 부분 45b를 갖는다. 수직부 45a는 드레인 영역 34D와 접촉되어 있으며, 최상단의 날개 부분 45b는 수직부 45a에 연장해서 형성된다. 날개 부분들 45b는 수직 방향으로 상호 분리된다. 다시 말하면, 인접하는 날개 부분들 45b 사이에는 갭이 있다. 상술된 구조로 축적 캐패시터 C4의 축적 용량을 증가시킬 수 있다. 날개부분들 45b는 게이트 전극 WL5와 WL6 위로 확장되며, 축적 전극 45의 표면은 실리콘 디옥사이드로 된 유전체막 46으로 덮여 있고, 유전체막 46을 덮기 위하여 폴리실리콘으로 된 대향 전극 47을 형성한다. 인접하는 날개 부분들 45b사이의 갭은 대향 전극 47의 폴리실리콘으로 채우고, 축적 전극 45와 대향 전극 47은 각각 비소(As)와 인(P)등의 n+-형 불순물로 도핑한다.
제5a도 내지 제5c도에서 볼 수 있는 바와 같이, 축적 전극 45의 표면적을 크게 증가시킬 수 있다. 결과적으로, 축적 전극 45를 포함하는 메모리 셀 캐패시터는 보다 증가된 축적 용량을 갖는다.
본 발명의 제1실시예의 제조 방법을 제6a도 내지 제6f도, 제7a도 내지 제7f도에 의거하여 서술할 것이다. 제6a도 내지 제6f도는 각각 다른 제조 단계에서 관찰된 제2c도의 IIA-IIA선 단면도이고, 제7a도 내지 제7f도는 각각 다른 제조 단계에서 관찰된 제2c도의 IIB-IIB선 단면도이다.
제6a도와 제7a도에 있어서, 필드 절연막 12는 산화-저항 마스크막을 사용하는 LOCOS 공정등의 선택적 열산화 공정에 의하여 형성된다. 산화-저항 마스크막이 제거된 후에, 게이트 절연막 13이 열산화 공정에 의하여 약 200[Å]의 두께로 형성된다. 그리고, 폴리실리콘막은 화학 기상 증착법(CVD)에 의하여 약 2000[Å]의 두께로 증착된다. 그 이후에, 폴리실리콘막은 게이트 전극 WL3과 WL4를 형성하기 위하여 패턴화된다. 종래의 포토리소그래피 기술에 의하여 레지스트 마스크막이 형성됨으로써 패턴화 공정이 수행된 후에, CCI4/O2의 에칭 가스를 사용하는 반응 이온 에칭에 의하여 폴리실리콘막이 에칭된다. 그리고, 게이트 전극 WL3과 WL4를 마스크막으로 사용하는 자기-정합 공정에 의하여 실리콘 기판 11에 비소 이온(As+)등의 불순물 이온이 주입됨으로써, 소오스 영역 14S와 드레인 영역 14D가 실리콘 기판 11에 형성된다.
제6b도와 제7b도에 있어서, 게이트 전극 WL3과 WL4를 덮기 위하여 실리콘 디옥사이드로 된 층간 절연막 15가 약 1000[Å]의 두께로 증착된 다음, 개구부(비트선 접촉홀) 16을 형성하기 위하여, CHF3+H2의 에칭 가스를 사용하는 RIE 등의 이방성 에칭에 의하여 층간 절연막 15가 에칭된다.
제6c도와 제7c도에 있어서, 저압력 화학 기상 증착법에 의하여 실리콘 기판 11의 전표면 위에 불순물이 도핑된 폴리실리콘막이 약 1000[Å]의 두께로 형성된 다음, 비트선(BL1) 17을 형성하기 위하여 증착된 폴리실리콘막이 RIE 등의 이방성 에칭에 의하여 패턴화된다. 여기에서, 폴리실리콘막은 폴리사이드막으로 대체될 수 있다. 이 경우에, 폴리실리콘막이 형성된 다음 텅스텐 실리사이드막이 그 위에 형성된다. 그리고, 폴리실리콘막과 텅스텐 실리사이드막이 종래의 포토리소그래피 기술로 패턴화된다. 여기에서, 텅스텐 실리사이드막은 몰리브데늄, 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드의 내화성 금속막으로 대체될 수 있다.
제6d도와 제7d도에 있어서, 비트선 17을 덮기 위하여 실리콘 디옥사이드 또는 실리콘 니트라이드로 된 절연막 18이 화학 기상 증착법으로 증착된다. 마스크막(도시되지 않았음)이 절연막 18 위에 제공된 다음, 개구부 19를 형성하기 위하여 절연막 18, 층간 절연막 15, 게이트 절연막 13들이 에칭된다. 여기에서, 개구부 19는 축적 전극 접촉홀 20A로서의 기능을 한다.
제6e도와 제7e도에 있어서, 화학 기상 증착법에 의하여 폴리실리콘막 20이 실리콘 기판 11의 전표면 위에 약 4000[Å]의 두께로 증착되며, 그 증착된 폴리실리콘막 20은 축적 전극 20a를 형성하기 위하여, CCI4/O2의 에칭 가스를 사용하는 RIE 등의 이방성 에칭에 의하여 패턴화된다.
제6f도와 제7f도에 있어서, 열산화에 의하여 유전체막 21이 축적 전극 20a에 대하여 약 100[Å]의 두께로 형성되고, 제2a도와 제2b도에 도시된 바와 같이, 형성된 유전체막 21을 덮기 위하여 대향 전극 22가 증착된다.
제2실시예의 제조 공정은 소오스 영역 14S의 크기와, 게이트 절연막 13과 층간 절연막 15에 개구부 16a를 형성하기 위하여 사용되는 마스크막을 제외하고 그 나머지는 모두 같다. 따라서, 제2실시예의 제조 공정 설명은 생략한다.
본 발명의 제3실시예의 제조 공정을 제8a도 내지 제8h도, 제9a도 내지 제9h도에 의거하여 서술할 것이다. 제8a도와 제9a도, 제8b도와 제9b도의 단계는 각각 제6a도와 제7a도와, 제6b도와 제7b도와 동일하기 때문에 그 설명을 생략한다.
제8c도와 제9c도에 있어서, 저압력 화학 기상 증착법에 의하여 폴리사이드막 17과 실리콘 디옥사이드막 18이 증착된다. 여기에서, 폴리사이드막 17은 n+-형 불순물 이온을 함유하는 폴리실리콘막으로 대체될 수 있다.
제8d도와 제9d도에 있어서, 레지스트 마스크막(도시되지 않았음)이 제공된 다음, BL32와 BL33 등의 비트선들을 형성하기 위하여 폴리사이드막 17이 RIE 등의 이방성 에칭에 의하여 패턴화된다. 이 단계에서, 패턴화된 폴리사이드막 17 위에 실리콘 디옥사이드막 18 부분이 남는 것이 바람직하다. 패턴화된 폴리사이드막 17 위에 있는 실리콘 디옥사이드막 18은 후술되는 자기-정합 공정에 의한 축적 전극 접촉홀 24의 형성에 필요하다.
제8e도와 제9e도에 있어서, 실리콘 디옥사이드막 23을 화학 기상 증착법에 의하여 실리콘 기판 11의 전표면 위에 약 1000[Å]의 두께 증착된다.
제8f도와 제9f도에 있어서, 실리콘 디옥사이드막 23, 층간 절연막 15, 게이트 절연막 13들을 관통하도록 개구부 또는 축적 전극 접촉홀 24가 RIE 등의 이방성 에칭에 의하여 형성된다. 여기에서, 개구부 24는 비트선 BL32와 BL33을 마스크막으로 사용하는 자기-정합 공정에 의하여 형성딜 수도 있다. 제9f도에 도시된 바와 같이, 각 폴리사이드막의 상단면 17은 실리콘 디옥사이드막 18로 덮여 있고, 각 폴리사이드막 17의 측벽과 각 실리콘 디옥사이드막 18의 측벽은 실리콘 디옥사이드막 23으로 덮여 있다. 폴리사이드막 17의 상단면 위에 있는 실리콘 디옥사이드막 18은 폴리사이드막 17과 다음 제조 단계에서 증착되는 폴리실리콘막 25 사이가 협소해지는 것을 방지하여 준다. 실리콘 디옥사이드막 18이 제8d도와 제9d도의 단계에서 완전히 제거되는 경우에, 폴리사이드막 17의 상단면과/또는 측면은 제8f도와 제9f도의 단계 이후에 부분적으로 노출될 수 있다. 간략성을 위하여, 폴리사이드막 17을 덮는 절연막 그룹은 다른 도면에서 참조번호 23으로 나타냈다.
자기-정합 공정에 의하여 개구부 24를 형성할 때에는 정합 마진이 필요없다. 한편, 비트선 BL1이 제6d도와 제7d도의 단계 이후에 노출되는 것을 방지하기 위해서는 약간의 정합 마진이 필요하다.
제8g도와 제9g도에 있어서, 폴리실리콘막 25는 저압력 화학 기상 증착법으로 실리콘 기판 11의 전표면위에 증착된다. 그 이후에, 레지스트 마스크막(도시되지 않았음)을 증착시켜 RIE 등의 이방성 에칭을 함으로써 폴리실리콘막 25가 패턴화된다. 각 폴리실리콘막 25가 패턴화됨에 따라 축적 전극 25a가 만들어진다.
그리고, 제8h도와 제9h도에 도시된 바와 같이, 각 축적 전극 25의 표면을 덮기 위하여 실리콘 디옥사이드로 된 유전체막 26이 형성된다. 마지막으로, 제4a도와 제4b도에 도시된 바와 같이 유전체막 26을 덮기 위하여 폴리실리콘막 27이 증착된다.
본 발명의 제4실시예의 제조 방법을 제10a도 내지 제10j도, 제11a도 내지 제11j도에 의거하여 서술할 것이다.
제10a도와 제11a도에 있어서, 필드 절연막 32, 소오스 영역 34S, 드레인 영역 34D, 게이트 절연막 33, 게이트 전극 WL5와 WL6들은 제1실시예의 제조 공정의 경우와 같이 형성딘다.
제10b도와 제11b도에 있어서, 실리콘 디옥사이드로 된 층간 절연막 35는 실리콘 기판 31의 전표면 위에 증착된다. 레지스트 마스크막(도시되지 않았음)을 증착시켜 CHF3+H2의 에칭 가스를 사용하는 RIE 등의 이방성 에칭을 함으로써 개구부 36이 층간 절연막 35와 게이트 절연막 33에 형성된다. 여기에서, 개구부 36은 비트선 접촉홀의 기능을 한다.
제10c도와 제11c도에 있어서, 불순물이 도핑된 폴리실리콘막은 저압력 화학 기상 증착법에 의하여 약 1000[Å]의 두께로 증착되며, RIE 등의 이방성 에칭에 의하여 패턴화 된다. 폴리실리콘막 37을 패턴화 함으로써 BL4 등의 비트선이 만들어진다. 여기에서, 폴리실리콘막은 폴리사이드막으로 대체될 수 있다.
제10d도와 제11d도에 있어서, 실리콘 니트라이드로 된 절연막 38은 실리콘 기판 31의 전표면 위에 형성된다. 도시된 바와 같이, 패턴화된 폴리실리콘막 37은 절연막 38로 덮여 있다.
제10e도와 제11e도에 있어서, 약 1000[Å]의 두께를 갖는 실리콘 디옥사이드막 39와, 약 1000[Å]의 두께를 갖는 불순물 이온 함유 폴리실리콘막 40은 순차적으로 증착된다. 또한, 동일 두께를 갖는 실리콘 디옥사이드막 41과 폴리실리콘막 42도 순차적으로 증착된다. 이 방법에서, 실리콘 디옥사이드막의 N+1회 증착과 폴리실리콘막의 N회 증착은 필요한 만큼 수행된다.
제10f도와 제11f도에 있어서, N+1회 증착된 실리콘 디옥사이드막, N회 증착된 폴리실리콘막, 실리콘 니트라이드막 38, 층간 절연막 35, 게이트 절연막 33들은 개구부 44를 형성하기 위하여 RIE 등의 이방성 에칭으로 에칭된다. 이 에칭 공정에서, CHF3+H2의 에칭 가스가 실리콘 디옥사이드막과 실리콘 니트라이드막에 대해서 사용되었고, CCI4/O2의 에칭 가스가 폴리실리콘막에 대해서 사용되었다.
제10g도와 제11g도에 있어서, 폴리실리콘막 45C가 저압력 화학 기상 증착법에 의하여 실리콘 기판 31의 전표면 위에 정착됨에 따라, 실리콘 디옥사이드와 폴리실리콘막으로 구성된 적층의 상단면과 측면은 폴리실리콘막 45C로 덮히게 된다.
제10h도와 제11h도에 있어서, 폴리실리콘막 45C, 42, 40, 실리콘 디옥사이드막 43과 41은 RIE등의 이방성 에칭에 의하여 패턴화되며, 그 패턴화된 폴리실리콘막 45C는 수직부 45a와 날개 부분 45b를 갖는다. 패턴화된 폴리실리콘막 42와 40은 제5e도와 제5b에 도시된 날개 부분 45b에 대응한다.
제10i도와 제11i도에 있어서, 패턴화된 실리콘 디옥사이드막 43, 41, 39등은 HF의 에칭 용액을 사용하는 등방성 에칭 공정에 의하여 제거되며, 비트선 BL4의 폴리실리콘막 37과, 게이트 전극 WL5와 WL6를 덮고 있는 실리콘 니트라이드막 38은 HF 에칭 용액으로 에칭되지 않는다. 도시된 바와 같이, 축적 전극 45는 나무형 단면을 갖는다.
제10j도와 제11j도에 있어서, 열산화에 의하여 실리콘 디옥사이드로 된 유전체막 46이 축적 전극 45의 표면 위에 형성된 다음에, 폴리실리콘으로 된 대향 전극 47이 유전체막 46을 덮기 위하여 형성된다.
제1실시예의 변형을 제13a도 내지 제13c도에 의거하여 서술할 것이다. 제13a도 내지 제13c도에서, 제2a도 내지 제2c도에 대응하는 동일 부분은 동일 참조 번호를 부여하였다.
제1실시예의 변형은 게이트 전극 WL3과 WL4, 비트선 BL1의 측면을 감싸기 위하여 측벽막들이 제공되는 본질적 특징을 갖는다. 전술된 제1실시예의 단면을 도시하는 제12a도와 제12b도에서, 원으로 감싸여진 막 부분은 평탄하지 않으며, 수직층 레벨에 있어서, 약간의 차이를 갖는다. 다시 말하면, 원으로 감싸여진 막 부분은 요철부이다. 몇몇의 요철부는 막이 알맞게 형성되는 것을 어렵게 한다. 더우기, 요철부 위에 형성된 막을 얇아야만 하며, 돌출부 아래의 막이 에칭되지 않고 잔류될 수 있다. 결과적으로, 막의 절연 성질이 떨어진다. 따라서 제1실시예의 변형으로 상기 단점을 해결할 수 있다.
제13a도 내지 제13c도에 있어서, 실리콘 디옥사이드 또는 실리콘 니트라이드의 측벽막 48a는 게이트 전극 WL3과 WL4의 수직 측벽을 감싸기 위하여 제공되며, 각 측벽막 48a의 단면은 워어드선 WL3, WL4의 상단면과 필드 절연막 12 또는 게이트 절연막 13의 상단면에 연결된 경사면을 갖는다. 측벽막 48a는 절연막 15의 상단면을 완만하게 하여 주며, 절연막 15 위에 형성된 막에 대해서 보다 쉽게 에칭을 할 수 있게하며, 절연막 15의 절연 성질을 향상시킨다.
실리콘 디옥사이드 또는 실리콘 니트라이드의 측벽막 49a는 비트선 BL1의 수직 측벽을 감싸기 위하여 제공되며, 각 측벽막 49a의 단면은 비트선 BL1의 상단면과 층간 절연막 15의 상단면에 연결된 경사면을 갖는다. 측벽막 49a는 층간 절연막 18의 절연 성질을 향상시키고, 절연막 18 위에 있는 막을 보다 쉽게 에칭할 수 있게 하고, 층간 절연막 18의 상단면을 완만하게 하여 준다.
제13a도 내지 제13c도의 변형된 장치의 제조 방법을 제14a도 내지 제14k도, 제15a도 내지 제15k도에 의거하여 서술할 것이다.
제14a도와 제15a도의 단계는 제6a도와 제7a도에 도시된 것과 동일하므로, 그 설명은 생략한다.
제14b도와 제15b도에 있어서, 실리콘 디옥사이드로 된 절연막 48은 화학 기상 증착법에 의하여 실리콘 기판 11의 전표면 위에 형성되며, RIE 등의 이방성 에칭에 의하여 건식(dry) 에칭된다. 따라서, 제14c와 제15c도에 도시된 바와 같이, 게이트 전극 WL3과 WL4의 측벽막 둘레에 있는 막은 에칭되지 않고 잔류한다. 이 막은 측벽막 48a이다. 실리콘 디옥사이드막 48의 에칭 공정에서는 CHF3+H2의 에칭 가스를 사용한다.
제14d도와 제15d도에 있어서, 실리콘 디옥사이드로 된 층간 절연막 15는 실리콘 기판 11의 전표면 위에 약 1000[Å]의 두께로 증착된다. 실리콘 기판 11 위에 레지스트 마스크막(도시되지 않았음)을 형성시켜, RIE 등의 이방성 에칭에 의하여 절연막 15를 에칭함에 따라 비트선 접촉홀의 개구부 16이 형성된다.
제14e도와 제15e도에 있어서, 비소 이온(As+)등의 n+-형 불순물 이온을 함유하는 폴리실리콘막은 저압력 화학 기상 증착법에 의하여 약 1000[Å]의 두께로 증착된다. 계속하여, 텅스텐 실리사이드막도 화학 기상 증착법에 의하여 약 1000[Å]의 두께로 증착된다. 그 폴리실리콘과 텅스텐 실리사이드막은 RIE를 기초로 하는 패턴닝 공정에 의하여 패턴화된다. 따라서, 비트선 BL1의 패턴화된 폴리실리콘과 텅스텐 실리사이드막 17이 형성된다.
제14f도와 제15f도에 있어서, 실리콘 디옥사이드막 49는 화학 기상 증착법에 의하여 약 2000[Å]의 두께로 증착되고, CHF3+H2의 에칭 가스를 사용하는 RIE 등의 이방성 에칭법으로 에칭된다. 따라서, 제14g도와 제15g도에 도시된 바와 같이, 비트선 BL1의 측벽을 둘러싸고 있는 막 49a는 제거되지 않고 비트선 BL1의 측벽막이 된다.
제14h도와 제15h도에 있어서, 실리콘 디옥사이드 또는 실리콘 니트라이드의 절연막 18은 화학 기상 증착법에 의하여 실리콘 기판 11의 전표면 위에 약 1000[Å]의 두께로 증착된다.
제14i도와 제15i도에 있어서, 레지스트 마스크막(도시되지 않았음)의 사용에 의하여 절연막 18과 층간 절연막 15가 선택적으로 에칭됨에 따라, 드레인 영역 14D의 표면을 노출시키는 개구부 19가 형성된다. 여기에서, 개구부 19는 축적 전극 접촉홀 기능을 한다.
제14j도와 제15j도에 있어서, n+-형 불순물 이온을함유하는 폴리실리콘막 20은 화학 기상 증착법에 의하여 증착되며, 레지스트 마스크막(도시되지 않았음)이 사용되는 RIE 등의 이방성 에칭에 의하여 패턴화된다. 여기에서, 패턴화된 폴리실리콘막 20에 의하여 축적 전극 20a가 만들어진다.
제14k도와 제15k도에 있어서, 유전체막 21이 열산화에 의하여 형성되어 각 축적 전극 20a의 표면을 감싼다. 마지막으로, 대향 전극 22가 형성되어 유전체막 21을 덮는다.
제1실시예의 변형에 따라, 축적 전극 20a와 게이트 전극 WL3, WL4의 사이와, 비트선 BL1과 축적 전극 20a의 사이의 전기적 절연성이 보다 크게 향상될 수 있다. 더우기, 층간 절연막 15와절연막 18 등의 절연막 상단면은 평면으로 되어 있다. 결과적으로, 비트선 BL1과 축적 전극 20a를 얻기 위한 에칭을 보다 쉽게 하여 준다.
상술된 측벽막은 본 발명의 제2, 제3, 제4실시예에도 적용할 수 있다.
본 발명은 상술된 실시예들로만 제한되지 않으며, 본 발명의 범위를 벗어나지 않은 수정과 변형을 가할 수 있다.

Claims (15)

  1. 소오스 영역과 드레인 영역을 갖는 반도체 기판과, 반도체 기판의 표면 상에 형성되는 제1의 절연막과, 제1의 절연막 상에 형성되는 게이트 전극과, 게이트 전극을 덮기 위하여 형성되는 제2의 절연막과, 제1, 제2의 절연막에 형성된 제1의 개구부를 통하여 소오스 영역과 접촉, 제2의 절연막 상에 형성되는 비트선과, 비트선을 덮기 위하여 형성되는 제3의 절연막과, 제1, 제2, 제3의 절연막에 형성된 제2의 개구부를 통하여 드레인 영역과 접촉되고, 제3의 절연막 상에 형성되는 축적 전극과, 축적 전극을 감싸기 위하여 형성되는 유전체막과, 유전체막을 덮기 위하여 형성되는 대향 전극들로 이루어지는 다이나믹 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 제1의 개구부와 제2의 개구부가 비트선의 확장 방향에서 일직선으로 배열되는 다이나믹 랜덤 액세스 메모리 장치.
  3. 제1항에 있어서, 비트선과 제1의 개구부 사이의 간격이 비트선과 제2의 개구부 사이의 간격 보다 좁은 다이나믹 랜덤 액세스 메모리 장치.
  4. 제1항에 있어서, 제2의 개구부가 비트선 자체를 마스크막으로 사용하는 자기-정합 공정에 의하여 형성되는 접촉홀인 다이나믹 랜덤 액세스 메모리 장치.
  5. 제1항에 있어서, 비트선이 폴리실리콘막으로 된 폴리사이드막과 상기 폴리실리콘막 위에 형성된 내화성 금속막으로 이루어지는 다이나믹 랜덤 액세스 메모리 장치.
  6. 제1항에 있어서, 비트선의 측벽막을 감싸기 위하여 형성되는 절연 측벽막을 더 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  7. 제1항에 있어서, 게이트 전극의 측벽을 감싸기 위하여 형성되는 절연 측벽막을 더 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  8. 제1항에 있어서, 축적 전극이 드레인 영역가 접촉되는 수직부와, 그들이 서로 갭으로 분리되고 수직부에 연결되는 날개 부분들로 구성되는 다이나믹 랜덤 액세스 메모리 장치.
  9. 제1항에 있어서, 축적 전극의 날개 부분이 게이트 전극 위로 확장되는 다이나믹 랜덤 액세스 메모리 장치.
  10. 반도체 기판상의 절연막 위와, 반도체 기판에 있는 소오스 영역과 드레인 영역 위에 게이트 전극을 형성하는 단계와, 게이트 전극을 덮기 위하여 제2의 절연막을 형성하는 단계와, 제1, 제2의 절연막에 제1의 개구부를 형성하는 단계와, 제1의 개구부를 통하여 소오스 영역과 접촉되고, 제2의 절연막 위에 위치되는 비트선을 형성하는 단계와, 비트선을 덮기 위하여 제3의 절연막을 형성하는 단계와, 제1, 제2, 제3의 절연막에 제2의 개구부를 형성하는 단계와, 제2의 개구부를 통하여 드레인 영역과 접촉되고, 제3의 절연막 위에 위치되는 축적 전극을 형성하는 단계와, 축적 전극을 감싸기 위하여 유전체막을 형성하는 단계와, 유전체막을 덮기 위하여 대향 전극을 형성하는 단계들로 이루어지는 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 축적 전극을 형성하는 단계가 제3의 절연막 위에 절연막을 형성하는 단계와 절연막 위에 도전체막을 형성하는 단계들로 이루어지고, 절연막과 도전체막을 형성하는 단계가 다수의 절연막과 도전체막으로 된 적층 구조를 형성하기 위하여 반복해서 수행하는 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 축적 전극의 형성 단계가 이방성 에칭 공정에 의하여 다수의 도전체막과 절연막을 패턴화하는 단계와, 등방성 에칭 공정에 의하여 패턴화된 절연막을 제거하는 단계를 더 포함하는 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 게이트 전극을 덮기 위하여 제4의 절연막을 형성하는 단계와, 게이트 전극을 둘러싸고 있는 제4의 절연막 부분이 잔류하여 측벽막의 기능을 하도록 이방성 에칭 공정의 의하여 제4의 절연막을 패턴화하는 단계들을 더 포함하는 다이나믹 램던 액세스 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 비트선을 덮기 위하여 제5이 절연막을 형성하는 단계와, 비트선을 둘러싸고 있는 제5의 절연막 부분이 잔류하여 측벽막의 기능을 하도록 이방성 에칭 공정에 의하여 제5의 절연막을 패턴화하는 단계들을 더 포함하는 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  15. 반도체 기판상의 제1의 절연막 위와, 반도체 기판에 있는 소오스 영역과 드레인 영역 위에 게이트 전극을 형성하는 단계와, 게이트 전극을 덮기 위하여 제2의 절연막을 형성하는 단계와, 제1, 제2의 절연막에 제1의 개구부를 형성하는 단계와, 제2의 절연막 위에 도전체막을 형성하는 단계와, 도전체막 위에 제3의 절연막을 형성하는 단계와, 그 위에 제3의 절연막이 잔류하는 비트선을 형성하기 위하여 도전체막과 제3의 절연막을 패턴화하는 단계와, 비트선, 제2, 제3의 절연막 위에 제4의 절연막을 형성하는 단계와, 제4의 절연막이 비트선의 측벽을 감싸기 위하여 잔류하도록 비트선을 마스크막으로 사용하는 자기-정합 공정에 의하여 제1, 제2, 제4의 절연막에 제2의 개구부를 형성하는 단계와, 제2의 개구부를 통하여 드레인 영역과 접촉되고, 제3, 제4의 절연막 위에 위치되는 축적 전극을 형성하는 단계와, 축적 전극을 감싸기 위하여 유전체막을 형성하는 단계와, 유전체막을 덮기 위하여 대향 전극을 형성하는 단계들로 이루어지는 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
KR1019880015422A 1987-11-25 1988-11-23 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 KR910009805B1 (ko)

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