KR950002956B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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미쓰비시뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법
제1도는 이 발명의 제1의 실시예에 의한 DRAM의 메모리셀 어레이의 평면구조도.
제2도는 제1도중의 절단선 II-II에 따른 방향으로부터의 메모리셀의 단면구조도.
제3a도, 제3b도, 제3c도, 제3d도, 제3e도, 제3f도, 제3g도, 제3h도, 제3i도, 제3j도, 제3k도, 제3l도 및 제3m도는, 제2도에 표시되는 DRAM의 메모리셀의 제조공정 단면도.
제4도는 이 발명의 제2의 실시예에 의한 DRAM의 메모리셀의 단면구조도.
제5a도, 제5b도, 제5c도, 제5d도, 제5e도, 제5f도, 제5g도, 제5h도는 제4도에 표시되는 메모리셀의 주요한 제조공정 단면도.
제6도는 이 발명의 제3의 실시예를 표시하는 DRAM의 메모리셀의 단면 구조도.
제7a도, 제7b도, 제7c도, 제7d도, 제7e도 및 제7f도는 제6도에 표시되는 메모리셀의 주요한 제조공정 단면도.
제8도는 이 발명의 제4의 실시예에 의한 메모리셀 어레이의 평면구조도.
제9도는 제8도중의 절단선 VII-VII에 따른 방향으로 부터의 단면구조도.
제10a도, 제10b도, 제10c도, 제10d도, 제10e도, 제10f도, 제10g도, 제10h도, 제10i도, 제10j도, 제10k도, 제10l도, 제10m도 및 제10n도는 제9도에 표시되는 메모리셀의 제조공정 단면도.
제11도는 종래의 DRAM의 블록도.
제12도는 종래의 DRAM의 메모리셀의 등가회로도.
제13도는 종래의 한 예를 표시하는 DRAM의 스택크드 타입 커패시트를 구비한 메모리셀의 단면구조도.
제14도는 종래의 다른 실시예를 표시하는 DRAM의 메모리셀의 단면구조도.
제15a도, 제15b도, 제15c도, 제15d도, 제15e도 및 제15f도는 제14도에 표시하는 DRAM의 메모리셀의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 3 : 트랜스퍼 게이트 트랜지스터
4a,4b,4c,4d : 워드선(게이트전극) 5 : 게이트절연막
6 : 소스·드레인영역 10 : 커패시터
11 : 하부선극 11a : 하부전극의 베이스부분
11b : 하부전극의 입벽(立壁)부분 12 : 유전체층
13 : 상부전극 15 : 비트선
16 : 비트선 콘택트부 17 : 커패시터 콘택트부
21 : 질화막 25 : 다결정 실리콘막
31 : 커패시터 분리층을 표시하고 있다.
또한, 도면중, 동일부호는 동일 또는 상당부분을 표시한다.
이 발명은, 반도체 기억장치에 관하고, 특히, 다이나믹 랜덤 액세스 메모리(DRAM)의 미세화에 수반하는 커패시터 용량을 개선할 수 있는 구조 및 그 제조방법에 관한 것이다.
근년, 반도체 기억장치는 컴퓨터 등의 정보기기의 눈부신 보급에 의하여 그 수요가 급속하게 확대하고 있다.
다시금, 기능적으로는 대규모의 기억용량을 가지고 있고, 또한 고속동작이 가능한 것이 요구되고 있다. 이것에 수반하여, 반도체 기억장치의 고집적화 및 고속응답성 혹은 고신뢰성에 관한 기술개발이 진행되고 있다.
반도체 기억장치중, 기억정보의 랜덤인 입출력이 가능한 것에 DRAM이 있다. 일반적으로, DRAM은 다수의 기억정보를 축적하는 기억영역인 메모리셀 어레이와, 외부와의 입출력에 필요한 주변회로로 구성되어 있다.
제11도는, 일반적인 DRAM의 구성을 표시하는 블럭도이다. 본도에 있어서, DRAM(50)은, 기억정보의 데이터신호를 축적하기 위한 메모리셀 어레이(51)와, 단위기억회로를 구성하는 메모리셀을 선택하기 위한 어드레스 신호를 외부로부터 받기 위한 로우앤드 컬럼어드레스버퍼(52)와, 그 어드레스신호를 해독하는 것에 의하여 메모리셀을 지정하기 위한 로우디코더(53) 및 컬럼디코더(54)와, 지정된 메모리셀에 축적된 신호를 증폭하여 판독하는 센스리플레쉬앰프(55)와, 데이터 입출력을 위한 데이터 인버퍼(56) 및 데이터 아웃버퍼(57) 및 클럭신호를 발생하는 클럭제네레이터(58)와를 포함하고 있다.
반도체 칩상에서 큰 면적을 점유하는 메모리셀 어레이(51)는, 단위기억정보를 축적하기 위한 메모리셀의 매트릭스상으로 복수개 배열되어 형성되어 있다.
제12도는 메모리셀 어레이(51)를 구성하는 메모리셀의 4비트분의 등가회로도를 표시하고 있다. 도시된 메모리셀은 1개의 MOS(Metal Oxide Semiconductor) 트랜지스터와, 이것에 접속된 1개의 커패시터로 구성되는 소위 1트랜지스터 1커패시터형의 에모리셀을 표시하고 있다. 이 타입의 메모리셀은 구조가 가난하기 때문에 메모리셀 어레이의 집적도를 향상시키는 것이 용이하고, 대용량의 DRAM에 널리 사용되고 있다. 또, DRAM의 메모리셀은, 커패시터의 구조에 의하여 얼마간의 타입으로 나눌 수가 있다.
제13도는 전형적인 스택크드 타입 커패시터를 가지는 메모리셀의 단면구조도이고, 예를들면 특개소 60-2784호 공보 등에 표시되어 있다.
제13도를 참조하여, 메모리셀은 1개의 트랜스퍼 게이트 트랜지스터와 1개의 스택크드 타입의 커패시터(아하, 스택크드 타입 커패시터라고 칭함)를 구비한다.
트랜스퍼 게이트 트랜지스터는, 실리콘기판(1) 표면에 형성된 1쌍의 소스·드레인영역(6,6)과 실리콘기판표면상에 절연층을 사이에 두고 형성된 게이트전극(워드선)(4)을 구비한다.
스택크드 타입 커패시터는 게이트전극(4)의 상부로 부터 필드분리막(2)의 상부에까지 연재(延在)하고, 또한 그 일부가 소스·드레인영역(6,6)의 한쪽에 접속된 하부전극(토레이지노드)(11)과, 하부전극(11)의 표면상에 형성된 유전체층(12)과, 다시금 그 표면상에 형성된 상부전극(셀플레이트)(13)으로 구성된다.
다시금, 커패시터의 상부에는 층간절연층(20)을 사이에 두고 비트선(15)이 형성되고, 비트선(15)은 비트선 콘택트부(16)을 사이에 두고 트랜스퍼 게이트 트랜지스터의 다른쪽의 소스·드레인영역(6)에 접속되어있다. 이 스택크드 타입 커패시터의 특징점은, 커패시터의 주요부를 게이트전극이나 필드분리막의 상부에까지 연재시키는 것에 의하여 커페시터의 전극간의 대향면적을 증대시켜 커패시터 용량을 확보시키고 있는 것이다.
일반적으로, 커패시터의 용량은 전극간의 대향면적에 비례하고, 유전체층의 두께에 반비례한다.
따라서, 커패시터 용량의 증대라는 점에서, 커패시터 전극간 대향면적을 증대시키는 것이 바림작하다.
한편, DRAM의 고집적화에 수반하여 메모리셀 사이즈는 큰 촉으로 축쇠되어 왔다.
따라서, 커패시터 형성영역도 마찬가지로 평면적인 점유면적이 감소되는 경향에 있다.
그렇지만, 기억장치로서의 DRAM의 안정동적, 신뢰성의 관점에서 1비트의 메모리셀에 축적할 수 있는 전하량을 감소시킬 수는 없다.
이와같은 상반되는 제약조건을 만족시키기 위하여, 커패시터의 구조는 커패시터의 평면적인 점유면적을 감소시켜, 또한 전극간의 대향면적을 증대할 수 있는 구조의 개량이 여러가지의 형태로 제안되었다.
제14도는 『Symposium on VLSI Tech. p65(1989)』에 개재된 소위 원통형의 스택크드 타입 커패시터를 구비한 메모리셀의 단면구조도이다.
제14도를 참조하여, 트랜스퍼 게이트 트랜지스터는 그 주위를 절연층(22)에 덮혀진 게이트전극(워드선)(4c)을 구비한다. 또한 소스·드레인영역은 도시가 생략되어 있다.
다시금, 워드선(4d)은 그 주위를 절연층(22)에 의하여 덮혀지고, 또한 실리콘기판(1) 표면상에 실드 게이트 절연막(41)을 사이에 두고 형성된 실드전극(40)의 표면상에 형성되어 있다.
커패시터의 하부전극(11)은 게이트선극(4c) 및 워드선(4d)의 표면을 덮는 절연층(22)의 표면상에 형성된 베이스부분(11a)과, 베이스부분(11a) 표면으로부터 연직 상방으로 원통상으로 연장된 원통부분(11b)으로 구성된다.
다시금 하부전극(11)의 표면에는 유전체층 및 상부전극이 순차로 적층된다(도시하시 않음).
원통형 스택크드 타입 커패시터는 전화축적 영역으로서 베이스부분(11a)뿐만 아니라 원통부분(11b)도 이용하는 것이 가능하고, 특히 이 원통부분(11b)에 의하여 커패시터의 평면점유면적을 증대시키는 일없이 커패시터 용량을 증대하는 것이 가능하게 된다. 또, 절연층(22)의 표면상에는 부분적으로 질화막(42)이 남는다.
다음에, 제14도에 표시되는 메모리셀의 제조공정에 관하여 제15a도 내지 제15f도를 참조하여 설명한다.
우선 제15a도를 참조하여, 실리콘기판(1) 표면에 실드게이트 절연막(41), 실드전극(40), 워드선(4c, 4d), 절연층(22) 및 질화막(42)을 소정의 형상으로 형성된다.
다음에, 제15b도를 참조하여, 실리콘기판(1) 표면상에 다결정 실리콘층을 퇴적하고, 소정의 형상으로 패터닝한다. 이것에 의하여 커패시터의 하부전극(11)의 베이스부분(11a)이 형성된다.
다시금, 제15c도를 참조하여, 전면에 절연층(43)을 두껍게 형성한다. 그리고 에칭에 의하여 절연층(43)중에 하부전극의 베이스부분(11a)에 달하는 개구부(開口部)(44)를 형성한다. 다시금 이 개구부(44)의 내부표면 및 절연층(43)의 표면상에는 다결정 실리콘층(11b)을 퇴적한다.
다시금, 제15d도를 참조하여, 이방성 에칭에 의하여 다결정 실리콘층(110b)을 선택적으로 에칭제거한다. 이것에 의하여, 커패시터의 하부전극(11)의 베이스부분(11a)이 표면으로부터 연직상방으로 원통부분(11b)이 형성되고 하부전극(11)이 완성된다.
다시금 제15e도에 표시하는 바와같이, 하부전극(11)의 표면상에 순차로 유전체층(12) 및 상부전극(13)을 형성한다.
다시금, 제15f도에 표시하는 바와같이, 실리콘기판(1) 표면상의 전체를 층간절연층(20)으로 덮은 후, 소정의 위치에 콘택트홀을 형성하고, 콘택트홀의 내부에 비트선 콘택트부(16)를 형성한다. 그후, 층간절연층(20) 표면상에 비트선 콘택트부(16)와, 접속되는 비트선이 형성된다(도시하지 않음).
그런데, 다시금 DRAM의 대용량화가 무리하게 진행되면, 상기의 원통형 스택크드 타입 커패시터에 있어서는, 다시금 하부전극(11)의 베이스부분(11a)의 평면점유면적의 축소가 부득이하게 된다. 이 베이스부분(11a)은 평면점유면적의 감소의 비율에 비례적으로 감소하는 평탄한 표면영역이 많이 존재한다. 또, 원통부분(11b)에 있어서는, 원통부분(11b)의 내부표면 및 외부표면을 공히 용량부분으로서 이용하고 있으며,커패시터의 전용량영역에 점하는 비율이 증대한다. 따라서 감소한 커패시터 평면점유영역에 있어서 최대한으로 원통부분을 이용하는 것이 중요하게 된다.
또, 종래의 원통형 스택크드 타입 커패시터는, 하부전극(11)의 베이스부분(11a)과 원통부분(11b)과는 다른 제조공정에 있어서 형성되어 있다. 그러므로, 복수의 막형성 공정이나 마스크 패터닝공정을 필요로 하고 제조공정이 복잡하였었다.
다시금, 하부전극(11)의 베이스부분(11a)과 원통부분(11b)과의 접속부분에서는 하부전극(11)의 표면상에 형성되는 유전체층의 절연신뢰성이 열화한다는 문제도 생겼다. 또, 종래의 반도체 기억장치는, 원통형의 스택크드 타입 커패시터를 제조하기 위하여 복수회의 포토리소그래피 공정을 요하고, 고정밀도의 마스트합침이 필요하게 된다. 따라서, 제조공정이 복잡하고 공성수가 많게 되는 제조상의 문제점을 포함하고 있다.
따라서 이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것이며, 고집적화가 가능하고, 또한 소정의 커패시터 용량을 구비한 커패시터를 가지는 반도체 기억장치의 구조 및 그 제조방벙을 제공하는 것을 목적으로 한다.
청구항 제1항에 관한 반도체 기억장치는, 주표면을 가지고 있고, 게이트비트선이 주표면에 제1도전형의 불순물영역을 가지는 제2도전형의 반도체기판과, 반도체기판의 주표면상에 형성되고, 불순물영역에 달하는 개구를 가지는 절연층과를 구비한다.
다시금, 불순물영억의 표면상 및 절연층의 표면상에 접하여 형성된 제1의 부분과, 제1의 부분의 최외부(最外周)에 따라 또한 반도체기판의 주표면에 대하여 경사된 위쪽으로 연장된 제2의 부분과를 가지는 제1전극층을 구비한다.
제1전극층의 표면상에는 유전체층이 형성되고, 다시금 유전체층의 표면상에는 제2전극층이 형성되어 있다.
청구항 제2항에 관한 반도체 기억장치는, 커패시터의 제1전극층이 반도체기판중에 형성된 불순물영역의 표면상 및 절연층의 표면상에 접하여 형성된 제1의 부분과, 이 제1의 부분의 최외부에 따르고 또한 반도체기판의 주표면에 대하여 연직상방으로 연장한 제2의 부분과를 가지고 있다.
그리고, 이 제1전극층의 제2의 부분의 반도체기판의 주표면에 평행한 방향의 막두께는, 제1의 부분의 반도체기판의 주표면에 연직인 방향의 막두께에 비하여 얇게 형성되어 있다.
청구항 제3항에 관한 반도체 기억장치는 단위기억정보를 축적하는 메모리셀이 복수개 배열된 메모리셀어레이를 구비하고 있다. 그리고 주표면을 가지는 반도체기판과, 반도체기판의 주표면상에 서로 평행으로 연장한 복수의 워드선과, 반도체기판의 구표면상이고 복수의 워드선에 직교하는 방향으로 연장한 복수의 비트선과, 비트선과 워드선과의 교차부 근방에 배치된 메모리셀과를 구비한다. 메모리셀의 각각은, 한개의 트랜스퍼 게이트 트랜지스터와 한개의 커패시터를 구비한다.
다시금, 트랜스퍼 게이트 트랜지스터는, 서로 인접하는 비트선의 사이에 위치하는 반도체기판의 주면에 비트선에 따른 방향으로 형성된 한쌍의 불순물영역과 한쌍의 불순물영역의 사이의 반도체기판의 주표면상에 게이트 절연층을 사이에 두고 형성된 워드선의 일부로 구성되는 게이트전극과를 구비한다.
다시금, 커패시터는, 트랜스퍼 게이트 트랜지스터의 한쌍의 불순물영역의 한쪽의 표면상에 형성되는 제1의 부분과, 이 제1의 부분에 연이어지고, 인접하는 워드선의 상방과 트랜스퍼 게이트 트랜지스터의 한쌍의 불순물영역의 다른쪽에 접속되는 비트선의 상방과에 연재한 제2의 부분과, 이 제2의 부분의 최외주에 따라, 또한 반도체기판의 주표면에 대하여 연직상방으로 연장한 제3의 부분과를 가지는 제1전극층과, 제1전극층의 표면상을 덮는 유전체층과, 유전체층의 표면상을 덮는 제2의 전극층과를 구비하고 있다.
청구항 제4항에 관한 반도체 기억장치는, 반도체기판의 주표면상을 덮는 절연층의 표면상에 실어올리고, 또한 서로 분리하여 형성된 제1및 제2의 스택크드 타입 커패시터를 가지고 있고, 그 제조방법은 아래의 공정을 포함한다.
우선 반도체기판의 주표면상에 절연층을 형성하고, 절연층의 표면상의 제1과 제2의 커패시터의 분리영역상에 거의 연직의 측면을 가지는 커패시터 분리층을 형성한다. 그리고 절연층의 소정위치에 반도체기판의 주표면에 달하는 콘택트홀을 형성하고, 이 콘택트홀의 내부표면과 절연층의 표면상과 커패시터 분리층의 표면상에 제1도전층을 형성한다.
다음에, 제1도전층의 표면상에 제1도전층과 에칭비가 다른 에치백층을 형성하고, 이 에칭백층을 에칭하여 커패시터 분리층이 상부표면상에 위치하는 제1도전층의 표면을 노출시킨다. 다시금, 에치백층으로부터 노출한 제1도전층을 부분적으로 에칭제거하고, 제1도전층을 게1의 커패시터 부분과 제2의 커패시터 부분으로 분리한다.
그후, 커패시터 분리층 및 에치백층을 제거하고, 제1도전층의 표면상에 유전체층 및 제2전극층을 형성한다.
다시금, 청구항5에 관한 반도체 기억장치는, 반도체기판의 주표면상을 덮는 절연층의 표면상에 실어올려, 또한 서로 분리하여 헝성된 제1및 제2의 스택크드 타입의 커패시터를 가지고 있고, 그 제조방법은 아래의 공정을 포함한다.
반도체기판의 주표면상에 절연층을 형성한 후, 절연층의 표면상에 에칭스톱층을 형성한다.
그리고, 에칭스톱층의 표면상의 제1과 제2의 커패시터의 분리영역상에 연직의 측면을 가지는 커패시터 분리층을 형성한다.
다시금, 절연층 및 에칭스톱층의 소정위치에 반도체기판의 주표면에 달하는 콘택트홀을 형성하고, 이 콘택트홀의 내부표면과 에칭스톱층의 표면상과 커패시터 분리층의 표면상과에 제1도전층을 형성한다.
다시금, 제1도전층의 표면상에 제1도전층과 에칭비가 다른 에치백층을 형성하고, 이 에치백층을 에칭하여 커패시터 분리층의 상부표면상에 위치하는 제1도전층의 표면을 노출시킨다.
다시금, 에치백층으로부터 노출한 제1도전층을 부분적으로 에칭제거하고, 제1도전층을 제1의 커패시터 부분과 제2의 커패시터 부분으로 분리한다. 그후 커패시터 분리층 및 에치백층을 제거한다. 다시금, 제1도전층의 표면상에 유전체층을 형성한다.
청구항6에 관한 반도체 기억장치는, 반드체기판 주표면상을 덮은 절연층의 표면상에 실어올려, 또한 서로 분리하여 형성된 제1및 제2의 스택크드 타입의 커패시터를 가지고 있고, 그 제조방법은 아래의 공정을 포함한다.
반도체기판의 주표면상에, 소정위치에 반도체기판의 주표면에 달하는 트인 구멍을 가지는 제1 형성한다. 제1절연층의 표면상 및 트인구멍의 내부에 제1도전층을 형성한다.
다시금, 제1도전층의 표면상에 소정의 막두께를 가지는 제2절연층을 형성한다. 그리고, 제2절연층을 패터닝하고, 제1과 제2의 커패시터의 분리영역에만 거의 연직의 측벽면을 가지는 제2절연층으로 이루어지는 분리영역에만 거의 연직의 측벽면을 가지는 제2절연층으로 이루어지는 커패시터 분리층을 형성한다.
다시금, 제1도전층의 표면상 및 커패시터 분리층의 상부 표면상 및 측부 표면상에 제2도전층을 형성한다. 그후, 커패시터 분리층의 상부 표면상에 형성된 제2도전층을 선택적으로 제거한다.
그리고, 커패시터 분리층 및 커패시터 분리층의 하부에 부착하는 제1도전층의 일부를 제거한후, 제2도전층의 표면상에 유전체층을 형성한다. 다시금, 유전체층의 표면상에 제3도전층을 형성한다.
청구항7에 관한 반도체 기억장치의 제조방법에 있어서는, 청구항5에 관한 제조방법에 있어서의 커패시터 분리층이 형성공정이 아래와 같은 공정에 의하여 행하여진다.
우선 반도체기판의 주표면상에 제1절연층을 형성한다. 그리고, 제1절연층의 표면상에 제2절연층을 형성하고, 소정형상의 마스크를 사용하여 제2절연층을 에칭하는 것에 의하여 반도체기판의 주표면에 대하여 경사진 측면을 가지는 제2절연층으로 이루어지는 커패시터층을 형성한다.
청구항8에 관한 반도체 기억장치의 제조방법은, 청구항6에 관한 제조방법에 있어서의 커패시터 분리층의 형성공정이 아래의 공정에 의하여 구성된다.
우선, 반도체기판의 주표면상에 제1절연층을 형성한다. 다시금, 제1절연층의 표면상에 에칭스톱층을 형성한다. 그리고, 에칭스톱층의 표면상에 제2절연층을 형성하고, 소정형상의 마스크를 사용하여 제2절연층을 에칭하는 것에 의하여 제1과 제2의 커패시터의 분리영역상에 반도체기판의 주표면에 대하여 경사진 측면을 가지는 제2절연층으로 이루어지는 커패시터 분리층을 형성한다.
청구항1에 관한 발명에 있어서는, 커패시터의 제1전극의 제2의 부분은, 상대적으로 현란하게 형성된 제1의 부분의 최외주부로부터 경사된 상방으로 연장하여 형성되어 있다. 이 제2의 부분을 제1의 부분의 최외부에 따라서, 또한 경사된 상방에 형성하는 것에 의하여, 제2의 부분의 내외표면의 면적이 획대되고 제2의 부분의 유효 용량영역이 증대한다. 이것에 의하여 커패시터의 평면점유면적을 감소하여도 또한 커패시터의 용량의 확보 혹은 증대가 가능하게 된다.
청구항2에 관한 방법에 있어서는, 커패시터의 제1전극층의 제2의 부분의 막두께는 얇게 형성되어 있다. 이것에 의하여, 제2의 부분의 연직의 내주벽면의 면적이 증대되고, 커패시터 용량의 증대가 기도된다. 또, 제1전극의 제1의 부분의 막두께는 두껍게 형성되는 것에 의하여, 전극층으로서의 저항을 저감하고, 커패시터의 응답성의 저하를 방지한다.
청구항3에 관한 발명에 있어서는, 커패시터의 하부전극을 비트선의 상방으로 연재하여 배치하는 것에 의하여, 서로 인접하는 메모리셀의 커패시터간의 비트선 콘택트가 배치되는 것을 방지하고 있다. 이것에 의하여 서로 인접하는 커패시터간의 분리영역을 미소화하고, 소자구조의 축소화, 혹은 커패시터의 평면점유면적의 증대를 기도할 수가 있다.
청구항4및 청구항7에 관한 발명에 있어서는, 서로 인접하는 커패시터간의 분리영역에 상당하는 영역에 커패시터 분리층을 형성하고, 이 커패시터 분리층의 측벽등을 이용하는 것에 의하여 커패시터의 하부전극의 일체성형을 가능하게 하고 있다.
다시금, 청구항5및 청구항8에 관한 발명에 있어서는 절연층과 커패시터 분리층과의 사이에 에칭스톱층을 형성하는 것에 의하여, 거패시터 분리층의 형성에 사용되는 에치백시의 종점검출 정밀도를 향상시키고 있다.
청구항6에 관한 발명에 있어서는, 제1도전층의 표면상의 소정위치에 패터닝된 커패시터 분리층을 형성하고, 이 커패시터 분리층의 표면을 이용하어 커패시터의 제1전극층의 제2의 부분이 위치가 결정되며 형성된다.
다시금, 커패시터 분리층을 제거한후, 이 커패시터 분리층에 덮여져 있던 제1도전층의 영역만이 선택적으로 제거되는 것에 의하여, 서로 인접하는 커패시터의 제1전극층이 분리되어 형성된다. 따라서, 1회의 리소그래피 공정에 의하여 제1전극층이 스스로 꼭맞게 형성되고, 공정의 간략화가 기도된다.
[실시예]
아래, 이 발명의 한 실시예를 도면을 사용하여 상세하게 설명한다.
제1도는, 이 발명의 제1의 실시예에 의한 DRAM의 메모리셀 어레이의 평면구조도이고, 제2도는, 제1도중의 절단선 II-II에 따른 방향으로부터의 단면구조도이다.
우선, 주로, 제1도를 참조하여 실리콘기판(1) 표면에는 행방향으로 평행하게 연장된 복수의 워드선(4a, 4b, 4c, 4d)과 열방향으로 서로 평행하게 연장된 복수의 비트선(15, 15, 15) 및 워드선과 비트선과의 교차부 근방에 배치된 복수의 메모리셀(MC)이 형성되어 있다.
제1도 및 제2도를 참조하여, 메모리셀은 1개의 트랜스퍼 게이트 트랜지스터(3)와 1개의 커패시터(10)로 구성된다.
트랜스퍼 게이트 트랜지스터(3)는 실리콘기판(1) 표면에 형성된 한쌍의 소스·드레인영역(6, 6)과 소스·드레인영역(6, 6)의 사이에 위치하는 실리콘기판(1)의 표면상에 게이트절연막(5)을 사이에 두고 형성된 게이트전극(워드선)(4b, 4c)과를 구비한다. 게이트전극(4b, 4c)의 주위는 절연층(22)에 의하여 덮혀져 있다.
다시금, 트랜스퍼 게이트 트랜지스터(3)가 형성된 실리콘기판(1) 표면상은 두꺼운 층간절연층(20)이 형성되어 있다. 층간절연층(20)의 소정영역에는 트랜스퍼 게이트 트랜지스터(3)의 한쪽의 소스·드레인영역(6)에 도달하는 콘택트홀(14)이 형성되어 있다.
커패시터(10)는 하부전극(스토레이지노드)(11)과 유전체층(12) 및 상부전극(셀 플레이트)(13)의 적층구조로 구성된다.
하부전극(11)은 콘택트홀(14)의 내부표면상 및 층간절연층(20)의 표면상에 형성된 질화막(21)의 표면상에 접하여 형성된 베이스부분(제1의 부분)(11a)과, 이 베이스부분(11a)의 최외주에 따라서 연직 상방으로 연장하여 형성된 입력부분(제2의 부분)(11b)의 2개의 부분으로 이루어진다. 또한, 이 베이스부분(11a)과 입력부분(11b)은 불순물이 도입된 다결정 실리콘층에 의하여 일체적으로 형성되어 있다.
하부전극(11)의 표면상에는 유전체층(12)이 형성되어 있다. 특히, 유전체층(12)은 하부전극(11)의 입력부분(11b)의 내측면 및 외측면의 양면을 덮으도록 형성되어 있다. 따라서, 이 하부전극(11)의 입력부분(11b)은 내외측면의 양쪽 공히 용량부분을 구성한다.
유전체층(12)으로서는 산화막, 질화막 혹은 산화막과 질화막의 복합막 혹은 금속산화막 등이 사용된다.
유전체층(12)의 표면상에는 상부전극(13)이 형성된다. 상부전극(13)은 메모리셀 어레이의 거의 전면에 덮도록 형성된다. 또, 상부전극(13)은 불순물이 도입된 다결정 실리콘 또는 고융점금속 등의 금속층등이 사용된다.
상부전극(13)의 표면상은 절연층(23)에 의하여 덮혀진다. 그리고 절연층(23) 표면상에는 소정형상의 배선층(24, 24)이 형성된다.
트랜스퍼 게이트 트랜지스터(3)의 한쪽측의 소스·드레인영역(6)에는 비트선(15)이 접속되어 있다. 비트선(15)은 커패시터(10)의 하부전극(11)의 입력부분(11b)이나 베이스부분(11a)의 주요부보다도 낮은 위치에 형성되어 있다.
재차 제1도를 참조하여, 비트선(15)은 비트선 콘택트부(16)에 있어서 그 선폭이 부분적으로 크게 형성되어 있다.
또, 트랜스퍼 게이트 트랜지스터(3)의 소스·드레인영역(6)의 한쪽측은 비트선(15)과 콘택트되는 영역에 있어서 비트선(15)의 하부영역에까지 연재하고 있다. 그리고, 이 연재된 소스·드레인영역(6)과 선폭이 확대된 비트선(15)의 콘택트부(16)에 의하여 비트선과의 콘택트가 형성되어 있다.
이와같이, 소스·드레인영역(6)과 비트선(15)과의 콘택트부를 상호 연장하는 것에 의하여 콘택트를 형성하고 있기 때문에, 비트선(15)과 트랜스퍼 게이트 트랜지스터의 한쌍의 불순물영역(6, 6)은 서로 평행하게 구성할 수가 있다.
또, 제2도를 참조하여, 서로 인접하는 커패시터(10,10)의 사이의 분리영역(18)은 가능한한 좁게 구성할 수가 있다. 환언하면, 커패시터(10)의 하부전극(11)의 베이스부분(11a)의 평면영역을 확대하는 것이 가능하게 된다. 따라서, 하부전극의 베이스부분(11a)의 평면점유면적이 확대되고, 다시금 그 최외주에 위치하는 입력부분(11b)의 둘레길이도 확대하는 것에 의하여 커패시터(10) 전체의 커패시터 용량이 증대한다.
또한, 제1도에 표시되는 바와같이, 커패시터(10)의 평면형상은 장방형상으로 표시되어 있으나, 이것은 모식적인 표면에 지나지 않고, 실제에는 장방형의 각이 둥근 장타원형 혹은 원통형으로 형성된다.
다음에, 제3a도 내지 제3m도를 사용하여 제2도에 표시되는 메모리셀의 단면구조의 제조공정에 관하여 설명한다.
우선, 3a도에 표시하는 바와같이, 실리콘기판(1)의 주표면상의 소정영역에 필드산화막(2) 및 채널스톱영역(도시하지 않음)이 형성된다.
다시금, 실리콘기판(1)의 표면에 열산화막(5), CVD법에 의한 다결정 실리콘층(4) 및 산화막(22a)이 순차로 형성된다.
다음에, 제3b도에 표시하는 바와같이, 포토리소그래피 및 에칭법을 사용하여 워드선(4a, 4b, 4c, 4d)이 형성된다. 워드선(4a∼4d)의 표면상에는 패터닝된 산화막(22a)이 남아 있다.
다시금, 제3c도에 표시하는 바와같이, CVD법을 사용하여 실리콘기판(1)상의 전면에 산화막(22b)을 퇴적한다.
다시금, 제3d도에 표시하는 바와같이, 산화막(22b)에 대하여 이방성 에칭을 시행하는 것에 의하여, 워드선(4a∼4d)의 주위에 산화막의 절연층(22)을 형성한다. 그리고, 절연층(22)에 덮여진 워드선(4a∼45d)를 마스크로 하여 실리콘기판(1) 표면에 불순물이온(30)을 이온주입하고, 트랜스퍼 게이트 트랜지스터의 소스·드레인영역(6, 6)을 형성한다.
다시금, 제3e도에 표시하는 바와같이, 실리콘기판(1) 표면상에 도전층, 예를들면 도프트폴리실리콘층 혹은 금속층, 다시금 금속 실리사이드층 등을 형성하고, 소정의 형상으로 패터닝한다. 이것에 의하여 비트선(15) 및 비트선 콘택트(16)가 형성된다.
다음에, 제3f도에 표시하는 바와같이, 실리콘기판(1) 표면상에 층간절연막(20)을 형성한다. 다시금, 층간절연막(20)상에 예를들면 막두께 100Å 이상의 질화막(21)을 형성한다.
다시금 질화막(21)의 표면상에 예를 들면 막두께 5000Å이상의 산화막(31a)을 형성한다. 이 산화막(31a)의 막두께는 후공정에 있어서 커패시터(10)의 하부전극(11)의 입벽부분(11b)의 높이를 규정한다.
따라서, 이 막두께는 제품으로서의 DRAM의 커패시터의 용량의 설정치에 의하여 변동된다. 또, 이 질화막(21) 및 산화막(31a)의 조합은, 양자의 에칭에 대한 선택비가 다르도록 재료의 조합으로 선택되어 있다.
다시금, 제3g도에 표시하는 바와 같이, 산화막(31a)을 에칭법을 사용하여 패터닝하고, 서로 인접하는 커패시터간을 분리하기 위한 커패시터 분리층(31)을 형성한다.이 에칭공정에 있어서, 질화막(21)은 산화막(31)에 대하여 다른 에칭속도를 가진다.
따라서, 질화막(21)의 표면까지 에칭이 진행하였을즈음, 에칭속도가 저하된다. 이 기회를 잡아서 산화막(31a)의 에칭을 종료시킨다. 또, 이 에칭에 있어서는, 커패시터 분리층(31)으로서 남는 영역이 에칭제거하는 영역에 비하여 미세한다. 에칭기술에 있어서는, 미세한 구멍 뚫음 혹은 홈파기 성형에 관해서는 미세가공상의 기술적 한계가 있으나, 이와 같은 잔여부분을 미세하게 할 경우에는 그와 같은 기술적 한계가 작다.
그러므로 커패시터 분리층(31)의 폭을 미세가공하는 것이 가능하고, 최종적으로 커패시터간의 분리폭을 미세하게 하는 것이 가능하게 된다.
다시금, 제3h도에 표시하는 바와 같이, 포토리소그래피 및 에칭법을 사용하여 솟·드레인영역(6)에도 달하는 콘택트홀(14, 14)을 형성한다.
다시금, 제3i도에 표시하는 바와 같이, CVD법을 사용하여 다결정 실리콘층(110)을 콘택트홀(14)의 내부표면, 질화막(21)의 표면상 및 커패시터 분리층(31)의 표면상에 퇴적하다. 그리고, 다결정 실리콘층(110)의 표면상에 레지스트(어치백층)(32)를 두껍게 도포한다.
다시금, 제3j도에 표시하는 바와 같이, 레지스트(32)를 에치백하고, 다결정 실리콘층(110)의 일부를 노출시킨다.
다시금, 제3k도에 표시하는 바와 같이, 노출한 다결정 실리콘(110) 표면을 이방성 에칭등을 사용하여 선택적으로 제거한다. 이것에 의하여 커패시터 분리층(31)의 표면상에 있어서 다결정 실리콘층(110)이 분리되고, 각각 커패시터의 하부전극(11)이 형성된다.
다시금, 제3l등에 표시하는 바와 같이, 레지스터(32)를 에칭제거하고, 다시금 커패시터 분리층(31)을 불산등으로 제거한다. 그리고, 하부전극(11)의 표면에 예를 들면 질화막등의 유전체층(12)을 형성한다. 그리고, 제3m에 표시하는 바와 같이, 유전체층(12)의 표면상에 CVD법을 사용하여 다결정 실리콘층등의 상부전극(13)을 형성한다. 그후, 절연층(23) 및 배선층(24)등을 형성하여 DRAM의 메모리셀의 제조공정을 완성한다.
다음에, 이 발명의 제2의 실시예에 의한 DRAM의 메모리셀에 관하여 설명한다.제4도는 제1의 실시예를 표시한 제2도에 상당하는 메모리셀의 단면구조도이다.
제4도를 참조하여, 제2의 실시예의 특징점은, 층간절연층(20)와 표면상에 형성되는 에칭스톱층으로서 다결정 실리콘층(25)을 사용한 것이다. 이 다결정 실리콘층(25)은 후술하는 제조공정에 있어서, 오버에칭을 방지하기 위하여 사용되는 것이지만, 완성후는, 커패시터의 하부전극(11)과 일체로 되며 하부전극(11)을 구성한다.
다음에, 제4도에 표시되는 DRAM의 메모리셀의 제조공정에 관하여 설명한다.
또한 이 제2의 실시예에 의한 메모리셀의 제조공정은 제3a도 내지 제3m도에 표시된 제1의 실시예에의한 DRAM의 메모리셀의 제조공정과 많이 중복되기 때문에, 여기서 특징적인 제조공정에 관해서만 설명하고, 다른 설명은 제1의 실시예를 참조하는 것으로 그 기재를 생략한다.
우선, 제5a도(제3f도에 대응)에 표시하는 바와 같이, 층간절연층(20)의 표면상에 CVD법을 사용하여 다결정 실리콘층(25)을 퇴적한다. 다시금, 그 표면상에 산화막(31a)을 형성한다.
이 다결정 실리콘층(25)은 그 상층에 형성되는 산화막(31a)에 대하여 큰 에칭선택비를 가진다. 다음에 제5b도(제3g도에 대응)에 표시하는 바와 같이, 산화막(31a)을 선택적으로 에칭하고, 커패시터 분리층(31)을 형성한다. 이때, 다결정 실리콘층(25)은 산화막(31a)의 에칭 종점 검출에 이용되고, 하층의 층간절연층(20)이 오버에칭되는 것을 방지한다.
다음에 제5c도(제3h도에 대응)에 표시하는 바와 같이, 포토리스그래피법 및 에치법을 사용하여 다결정 실리콘층(25) 및 층간절연층(20)중에 소스·드레인 영역(6, 6)에 도달하는 콘택트홀(14)을 형성한다.
또, 제5d도(제3i도에 대응)에 표시하는 바와 같이, 콘택트홀(14)의 내부표면, 다결정 실리콘층(25)표면상 및 커패시터 분리층(31) 표면상에 다결정 실리콘층(110)을 퇴적한다. 그리고 다결정 실리콘층(10)의 표면상에 레지스트(32)를 두껍게 도포한다.
다시금, 제5e도(제3j도에 대응)에 표시하는 바와 같이, 레지스트(32)를 에치백하고, 다결정 실리콘층(110)의 표면을 노출시킨다.
다시금, 제5f도(제3k도에 대응)에 표시하는 바와 같이, 노출한 다결정 실리콘층(110)의 표면을 선택적으로 제거한다. 이것에 의하여, 커패시터 질화막(31) 표면상의 다결정 실리콘층(110)이 제거되고, 서로 독립한 커패시터의 하부전극(11, 11)이 형성된다.
다시금, 제5g도에 표시하는 바와 같이, 커패시터 질화막(31) 및 커패시터 분리층(31)하부에 위치하는 다결정 실리콘층(25)을 선택적으로 제거한다. 이것에 의하여 서로 인접하는 커패시터의 하부전극(11, 11)간은 절연분리된다.
그후, 제5h도에 표시하는 바와 같다. 패터닝된 하부전극(11)의 표면상에 유전체층(12)이 형성된다. 또한, 상기 제1 및 제2의 실시예에 있어서는, 에치백층으로서 레지스트(32)를 사용하였을 경우에 관하여 표시하였으나, 이것에 한정되는 것은 아니고, 예를 들면 CVD 실리콘 산화막 등을 사용하여도 마찬가지의 효과를 발휘할 수가 있다.
다시금, 이 발명의 제3의 실시예에 있어서의 DRAM의 메모리셀에 관하여 설명한다.
제6도는 제1의 실시예를 표시하는 제2도에 상당하는 메모리셀의 단면구조도이다.
제6도를 참조하여, 제3의 실시예의 특징점은, 커패시터(10)의 하부전극(11)의 입벽부분(11b)이 기판주표면에 대하여 경사방향으로 연장하여 형성되어 있는 것이다. 구체적으로는, 입력(11b)은 중공(中空)의 경사타원주상 혹은 중공의 경사원주상 또는 중공의 경사각주상(角柱狀)으로 형성되어 있다. 그리고, 경사한 입벽부분(11b)의 내측 표면도 외측표면도 용량부분으로서 이용된다.
가령, 하부전극(11)의 입벽부분(11b)의 기판주표면에 수직의 방향의 높이를 일정하게 하면, 제3의 실시예의 커패시터의 입벽부분(11b)은 경사표면을 가시는 것에 의하여 제1실시예의 입벽부분(11b)에 비하여 표면적이 증대하고 있다. 또한, 입벽부분(11b)의 경사방향 및 각도는, 하기에 설명하는 제조 프로세스에 있어서 임의로 제어 가능하다.
다음에, 제6도에 표시되는 DRAM의 메모리셀의 제조공정에 관하여 설명한다.
또한, 이 제3의 실시예의 제조공정은 제3a도 내지 3m도에 표시된 제1의 실시예에 의한 DRAM의 메모리셀의 제조공정과 많은 부분에서 중복되기 때문에, 여기서는 특징적인 제조공정에 관해서만 설명하고, 다른 설명은 제1의 실시예를 참조하는 것으로서 그 기재를 생략한다.
우선, 제7a도(제3f도에 대응)에 표시하는 바와 같이, 층간절연층(20)의 표면상에 CVD법을 사용하여 다결정 실리콘층(25)을 퇴적한다. 다시금, 그 표면상에 산화막(31a)을 형성한다. 이 다결정 실리콘층(25)은 그 상층에 형성되는 산화막(31a)에 대하여 큰 에칭 선택비를 가진다.
다음에, 제7b도(제3g도에 대응)에 표시하는 바와 같이, 산화막(31a)을 선택적으로 에칭하고, 기판표면에 대하여 경사진 커패시터 분리층(31)을 형성한다. 에칭방법으로서, 예를 들면 프라즈마 에칭이 사용된다. 프라즈마 중의 이온비래(批來) 방향에 대하여 기판의 주표면을 기울여서 반도체기판을 지지한다. 이 상태로 산화막(31a)을 에칭하면, 커패시터 질화막(31)을 기판주표면에 대하여 임의의 방향 및 각도로 기울여서 형성할 수가 있다. 이 경사방향 및 각도는 하부전극의 입벽부분(11b)의 경사표면이 최대로 되도록 설정한다.
다시금, 제7c도(제3h도에 대응)에 표시하는 바와같이, 포토리소그래피법 및 에칭법을 사용하여 다결정 실리콘층(25) 및 층간절연층(20)중에 소스·드레인 영역(6, 6)에 도달하는 콘택트홀(14)을 형성한다.
또, 제7d도(제3i에 대응)에 표시하는 바와 같이, 레지스트(14)의 내부표면, 다결정 실리콘층(25) 표면상 및 경사진 측부표면을 가지는 커패시터 질화막(31) 표면상에 다결정 실리콘층(110)을 퇴적한다. 그리고, 다결정 실리콘층(110)의 표면상에 다시금(32)를 두껍게 도포한다.
다시금, 제7e도(제3j도에 대응)에 표시하는 바와 같이, 레지스트(32)를 에치백하고, 다결정 실리콘층(110)의 표면을 노출시킨다.
다시금, 제7f도(제3k도에 대응)에 표시하는 바와 같이, 노출된 다결정 실리콘층(110)의 표면을 선택적으로 제거한다. 이것에 의하여, 커패시터 질화막(31) 표면상의 다결정 실리콘층(110)이 제거되고, 서로 독립한 커패시터의 하부전극(11, 11)이 형성된다. 그후, 제3l도 및 제3m도와 동등한 공정을 거쳐서 제6도에 표시되는 메모리셀이 완성된다. 또한, 상기의 실시예에 있어서도, 층간절연층(20)의 표면상에 다결정 실리콘층(25)을 형성하는 대신에 질화막을 형성하여도 좋다.
다음에, 이 발명이 제4의 실시예에 관하여 설명한다.
제8도는, 제4의 실시예에 있어서의 메모리셀 어레이의 평면구조도이고, 제9도는, 제8도중에 있어서의 절단선 VⅡ-VⅡ에 따른 방향으로 부터의 단면구조도이다.
양도를 참조하여, 제3의 실시예에 의한 메모리셀의 구조적인 특징점은, 커패시터(10)의 하부전극(11)의 베이스 부분(11a)과 입벽부분(11b)과로 그 막두께가 서로 다르게 되는 점이다. 하부전극(11)의 베이스 부분(11a)의 막두께(t1)는 주로 전극층으로서의 저항을 저감할 수 있도록, 상대적으로 두껍게 형성되어 있다. 일예로서는 약 2000Å 정도의 막두께로 형성된다. 커패시터(3)의 하부전극(11)의 입벽부분(11b)의 막두께(t2)는 2개의 요인을 고려하여 정하여진다.
제1의 점은 하부전극(11)의 입벽부분(11b)의 내주경(內周徑)(L)를 가능한한 크게하고, 내주벽면의 면적을 증대할 수 있도록 가능한한 얇게 하는 것이다.
제2의 점은, 역으로 동작시에 입벽부분(11b)에 넓혀지는 공핍층의 영향에 의하여 입벽부분(11b)이 고저항화하고, 용량영역으로서 기능하지 않을 정도로 막두께를 확보하는 점이다. 일예로서 500Å 정도로 형성된다. 또, 이 입벽부분(11b)은 제1 및 제2의 실시예와 마찬가지로 베이스 부분(11a)의 최외주부와 한면으로 되어 연직방향으로 돌출하고 있다.
또한, 제6도에 있어서 제1전극층(11)은 장방형상으로 표시되어 있으나, 실제에는 4구텡이가 둥글게 된 형상, 혹은 타원형상 다시금은 원통형상으로 형성되어도 좋다.
다음에, 제9도에 표시되는 메모리셀의 제조공정에 관하여 설명한다.
제10도 내지 제10n도는, 제9도에 표시하는 메모리셀의 제조공정 단면도이다.
우선, 제10a도에 표시하는 바와 같이, 실리콘기판(1)의 주표면상의 소정 영역에 필드산화막(2) 및 채널스톱영역(도시하지 않음)이 형성된다. 필드산화막은 LOCOS법을 사용하여 형성된다.
다음에, 제10b도에 표시하는 바와 같이, 열산화법 등에 의하여 게이트 절연층(5)을 형성한 후, 다결정 실리콘층으로 이루어지는 게이트 전극(워드선) 4b, 4c, 4d, 4e)을 선택적으로 형성한다.
다시금, 2도의 산화막의 퇴적공정과, 에칭공정에 의하여 게이트 전극(4b∼4c)의 주위에 절연층(22)을 형성한다.
다시금, 절연층(22)으로 덮혀진 게이트 전극(4b, 4c)을 마스크로 하여, 이온 주입법을 사용하여 실리콘기판(1) 표면에 불순물 이온을 도입하고, 소스·드레인 영역(6, 6)을 형성한다.
다시금, 제10c도에 표시하는 바와 같이, 예를 들면, 텅그스텐, 모리브텐, 치탄등의 고융점 금속층을 퇴적하고, 소정의 형상으로 패터닝한다. 이것에 의하여, 트랜스퍼 게이트 트랜지스터의 한쪽의 소스·드레인영역(6)에 직접 콘택트되는 비트선(15)이 형성된다. 또한, 이 비트선(15)의 재료로서는 고융점 금속 실리사이드나 혹은 플리사이드 등을 사용하여도 무방하다. 다시금, 비트선(15)의 주위를 절연층(27)으로 덮는다.
다시금, 제10d도에 표시하는 바와 같이, 실리콘기판(1) 표면상의 전면에 CVD법을 사용하여 불순물이 도입된 다결정 실리콘층(11a)을 퇴적한다. 이 다결정 실리콘층(110a)에는 불순물이 1020/cm3이상 도입되어 있다.
다시금, 제10도에 표시하는 바와 같이, 예를 들면 실리콘 산화막의 절연층(35)을 두껍게 퇴적한다. 이 절연층(35)의 막두께에 의하여 커패시터의 하부전극(11)의 입벽부분(11b)의 높이가 규정된다.
다시금, 제10f도에 표시하는 바와 같이, 절연층(35)의 표면상에 레지스트(36)를 도포하고, 리소그래피법등을 사용하여 소정의 형상으로 패터닝한다. 이것에 의하여 레지스트(36)로 이루어지는 레지스트 패턴(커패시터 분리층)(36)이 형성된다. 레지스트 패턴(36)의 폭은 서로 인접하는 커패시터간의 분리간격을 규정하게 된다.
다시금, 제10c도에 표시하는 바와 같이 레지스트 패턴(35)을 마스크로 하여 절연층(35)을 선택적으로 게거한다. 이 에칭법은, 예를 들면 이방성 에칭을 사용하여 행하여진다. 또한, 레지스트 패턴(36)의 폭보다 다시금 절연층(35)의 폭을 좁게하였을 경우에는, 다시금 웨트에칭 등을 시행하여도 좋다.
다시금, 제10h도에 표시하는 바와 같이, 레지스트 패턴(36)을 제거한 후, CVD법을 사용하여 불순물이 도입된 다결정 실리콘층(110b)을 전면에 퇴적한다. 이 다결정 실리콘층(110b)의 막두께는 그 하층에 형성된 제1의 다결정 실리콘층(110a)보다 얇게 형성된다. 즉, 제2의 다결정 실리콘층(110b)의 막두께는 도면중 L로 표시되는 내주경을 가능한한 크게할 수 있는 막두께로 형성한다.
예를 들면, 500Å 정도의 막두께를 형성된다.
또한, 이 다결정 실리콘층(110b)에도 농도가 1020/cm3이상의 불순물이 도입되어 있다.
다시금, 제10i도에 표시하는 바와 같이, 제2의 다결정 실리콘층(110b)의 표면이 완전하게 덮혀지도록 두꺼운 레지스트(37)를 도포한다. 그리고, 이 레지스트(37)를 에치백하여 절연층(35)의 상부 표면을 덮는 제2다결정 실리콘층(110b)의 일부를 노출시킨다.
다시금, 제10j도에 표시하는 바와 같이, 레지스트(37) 표면에 노출한 제2의 다결정 실리콘층(110b)을 에칭하고, 이어서 절연층(35)을 스스로 꼭맞게 에칭 제거한다. 이 에칭에 의하여 절연층(35)이 제거된 개구부의 내부에 제1의 다결정 실리콘층(110a)의 표면이 노출된다.
다시금, 제10k도에 표시하는 바와 같이, 이방성 에칭을 사용하여 다결정 실리콘층(110a)의 노출된 영역만을 스스로 꼭맞게 제거한다. 그후, 레지스트(37)를 제거하다. 이 공정에 의하여 커패시터의 하부전극(11)의 베이스 부분(11a)과 입벽부분(11b)이 형성된다.
다시금, 제10l도에 표시하는 바와 같이, 하부전극(11)등의 표면상에 유전체층으로서, 실리콘 질화막이나 실리콘 산화막 혹은 그것들의 복합막, 다시금 5산화 탄탈(Ta2O5), 하프늄 산화막(HaO2)등의 얇은 절연층을 피착시킨다.
다시금, 제10m도에 표시하는 바와 같이, 전면에 도전성을 가지는 다결정 실리콘층 등의 상부전극(셀 플레이트)(13)을 형성한다. 또한, 셀 플레이트는 예를 들면 고융점 금속등을 사용하여도 무방하다.
다시금, 제10n도에 표시하는 바와 같이, 상부전극(13)의 상부를 두꺼운 층간 절연층(20)으로 덮는다. 그리고, 층간 절연층(20)의 소정영역에 콘택트홀을 형성하고, 이 콘택트홀의 내부에 예를 들면 다결정 실리콘층이나 텅그스텐 등의 도전체를 매입한다(도시생략). 그리고, 층간절연층(20)의 표면상에 알미늄 등으로 이루어지는 소정형상의 배선층(24)을 형성한다.
다시금, 그 표면상을 보호막(26)으로 덮는다.
이상에 의하여 메모리셀이 제조된다.
이와 같이, 제4의 실시예에 있어서는, 1회의 패터닝에 의하여 형성된 절연층(커패시터 분리층)(35)을 이용하여 서로 분리 독립한 커패시터의 하부 전극(11)이 스스로 꼭맞게 형성될 수 있다. 그리고, 인접하는 커패시터간의 거리는 이 절연층(35)의 폭에 의하여 제어가 잘되게 정할 수가 있다.
다시금, 커패시터(10)의 하부전극(11)의 베이스 부분(11a)과 입벽부분(11b)와는 다른 퇴적공정에 의하여 제조된다. 따라서, 각각의 막두께 설정이 용이하게 이루어질 수 있다. 다시금, 이 베이스 부분(11a)과 입벽부분(11b)의 재료를 변경하는 것도 용이하게 할 수 있다.
예를 들면, 베이스 부분(11a)에는 고융점 금속이나 고융점 금속 실리사이드 등을 사용하여, 입벽부분(11b)에는 다결정 실리콘층 등을 사용하는 조합, 혹은 그 역의 조합등 여러가지의 것이 적용 가능하다. 또, 커패시터(10)의 하부전극(11)에는 고농도(10-20/cm3이상)의 불순물이 도입되어 있다. 이것은 커패시터(3)의 동작시에 하부전극(11)측에 공핍층이 넓혀져 고저항화하여 전하의 충반전의 동작이 저하하는 것을 방지하기 위함이다.
이와 같이, 이 발명에 의한 반도체 기억장치는, 기판상의 절연층 표면에 따라서 형성되는 제1의 커패시터 부분과, 이 제1의 부분의 최외주부로 부터 경사방으로 연장하여 형성되는 제2의 커패시터 부분으로 이루어지는 커패시터 구조를 구성한 것이므로, 커패시터의 평면 점유면적의 감소에 불구하고 용량의 증대 및 확보를 행하는 것이 가능하게 된다.
다시금, 비트선을 커패시터의 전극층의 주요부에서 하부로 배치하는 것에 의하여, 비트선 콘택트부를 고려하지 않고 인접하는 커패시터간을 분리하는 것이 가능하게 되고, 그 분리영역을 미세화하여, 커패시터의 평면점유면적을 증대하는 것이 가능하게 된다.
다시금, 이 발명에 의한 반도체 기억장치의 커패시터는 콘택트홀과 커패시터 분리층으로 구성되는 단차부에 하부전극층을 형성하고, 패터닝 형성하도록 형성한 것이므로, 인접하는 커패시터간의 분리가 용이하고 또한 일체적으로 커패시터의 하부전극을 형성하는 것이 가능하게 되고, 그 상부에 형성되는 커패시터의 절연층의 신뢰성을 향상시키는 것이 가능하게 된다.

Claims (7)

  1. 주표면을 가지고 있고, 이 주표면에 제1도전형의 불순물 영역을 가지는 제2도전형의 반도체기판과, 상기 반도체기판의 주표면상에 형성되고, 상기 불순물 영역에 도달하는 개구를 가지는 절연층과, 상기 불순물 영역의 표면상 및 상기 절연층의 표면상에 접하여 형성된 제1의 부분과, 상기 제1의 부분의 외주에서 상승하여 상기 절연층의 표면에서 멀어지도록 경사진 상방으로 연장한 제2의 부분과를 가지는 제1전극층과, 상기 제1전극층의 표면상을 덮는 유전체층과, 상기 유전체층의 표면상을 덮는 제2전극층과를 구비하는 반도체 기억장치.
  2. 주표면을 가지고 있고, 이 주표면에 제1도전형의 불순물 영역을 가지는 제2도전형의 반도체기판과, 상기 반도체기판의 주표면상에 형성되고, 상기 불순물 영역에 도달하는 개구를 가지는 절연층과, 상기 불순물 영역의 표면상 및 상기 절연층의 표면상에 접하여 형성된 제1의 부분과, 상기 제1의 부분의 외주에서 상승하여 상기 절연층의 표면에서 멀어지도록 상방으로 연장하고, 상기 반도체기판의 주표면에 평행인 방향의 막두께가 상기 제1의 부분의 상기 반도체기판의 주표면에 연직인 방향의 막두께에 비하여 얇게 형성된 제2의 부분과를 가지는 제1전극층과, 상기 제1전극의 표면상을 덮는 유전체층과, 상기 유전체층의 표면상을 덮는 제2전극층과를 구비하는 반도체 기억장치.
  3. 반도체기판의 주표면상을 덮는 절연층의 표면상에 실어올려, 또한 서로 분리하여 형성된 제1 및 제2의 스택크트 타입의 커패시터를 가지는 반도체 기억장치의 제조방법에 있어서, 상기 반도체기판의 주표면상에 소정 위치에 상기 반도체기판의 주표면에 도달하는 개구를 가지는 제1절연층을 형성하는 공정과, 상기 제1절연층의 표면상 및 상기 개구의 내부에 제1도전층 형성하는 공정과, 상기 제1절연층의 표면상 및 상기 개구의 내부에 제1도전형 형성하는 공정과, 상기 제1도전층의 표면상에 소정의 막두께를 가지는 제2절연층을 형성하는 공정과, 상기 제2절연층을 패터닝하고, 상기 제1 및 제2의 커패시터의 분리영역에만 거의 연직인 측벽면을 가지는 상기 제2의 절연층으로 이루어지는 커패시터 분리층을 형성하는 공정과, 상기 제1도전층 및 상기 커패시터 분리층의 상부 표면상 및 측부표면상에 제2도전층을 형성하는 공정과, 상기 커패시터 분리층의 상부 표면상에 형성된 상기 제2도전층을 선택적으로 제거하는 공정과, 상기 커패시터 분리층 및 상기 커패시터 분리층의 하부에 위치하는 상기 제1도전층의 일부를 제거한 후, 상기 제2도전층의 표면상에 유전체층을 형성하는 공정과, 상기 유전체층의 표면상에 제3도전층을 형성하는 공정과를 구비한 반도체 기억장치의 제조방법.
  4. 반도체기판의 주표면상을 덮는 절연층의 표면상에 실어올려, 또한 서로 분리하여 형성된 제1 및 제2의 스택크트 타입의 커패시터를 가지는 반도체 기억장치의 제조방법에 있어서, 상기 반도체기판의 주표면상에 제1절연층을 형성하는 공정과, 상기 제1절연층의 표면상에 제2절연층을 형성하고. 소정 형상의 마스크를 사용하여 상기 제2의 절연층을 에칭하는 것에 의하여 상기 반도체기판의 주표면에 대하여 경사진 측면을 가지는 제2절연층으로 이루어지는 커패시터 분리층을 형성하는 공정과, 상기 제1절연층의 소정 위치에 상기 반도체기판의 주표면에 도달하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀의 내부 표면과 상기 제1절연층의 표면상과 상기 커패시터 분리층의 표면상에 제1도전층을 형성하는 공정과, 상기 제1도전층의 표면상에 상기 제1도전층과 에칭비가 다른 에치백층을 형성하는 공정과, 상기 에치백층을 에칭하고, 상기 커패시터 분리층의 상부 표면상에 위치하는 상기 제1도전층의 표면을 노출시키는 공정과, 상기 에치백층으로부터 노출한 상기 제1도전층을 부분적으로 에칭제거하고 상기 제1도전층과 상기 제1의 커패시터 부분과 상기 제2의 커패시터 부분과를 분리하는 공정과, 상기 커패시터 분리층 및 상기 에치백층을 제거하는 공정과, 상기 제1도전층의 표면상에 유전체층을 형성하는 공정과, 상기 유전체층의 표면상에 상기 제2도전층을 형성하는 공정과를 구비한 반도체 기억장치의 제조방법.
  5. 반도체기판의 주표면을 덮는 절연층의 표면상에 실어올려, 또한 서로 분리하여 형성된 제1 및 제2의 스택크트 타입의 커패시터를 가지는 반도체 기억장치의 제조방법에 있어서, 상기 반도체기판의 주표면상에 제1절연층을 형성하는 공정과, 상기 제1절연층의 표면상에 에칭스톱층을 형성하는 공정과, 상기 에칭스톱층의 표면상에 제2절연층을 형성하고, 소정형상의 마스크를 사용하여 상기 제2절연층을 에칭하는 것에 의하여 상기 제1과 제2의 커패시터의 분리영역상에 상기 반도체기판의 주표면에 대하여 경사진 측면을 가지는 제2절연층으로 이루어지는 커패시터 분리층을 형성하는 공정과, 상기 제1절연층 및 상기 에칭스톱층의 소정 위치에 상기 반도체기판의 주표면에 도달하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀의 내부표면과 상기 에칭스톱층의 표면상과 상기 커패시터 분리층의 표면상에 제1도전층을 형성하는 공정과, 상기 제1도전층의 표면상에 상기 제1도전층과 에칭비가 다른 에치백층을 형성하는 공정과, 상기 에치백층을 형성하고, 상기 커패시터 분리층의 상부 표면상에 위치하는 상기 제1도전층의 표면을 노출시키는 공정과, 상기 에피백층으로 부터 노출한 상기 제1도전층을 부분적으로 에칭제거하고, 상기 제1도전층을 상기 제1의 커패시터 부분과 상기 제2의 커패시터 부분과로 분리하는 공정과, 상기 커패시터 분리층 및 상기 에치백층을 제거하는 공정과, 상기 제1도전층의 표면상에 유전체층을 형성하는 공정과, 상기 유전체층의 표면상에 제2도전층을 형성하는 공정과를 구비한 반도체 기억장치의 제조방법.
  6. 주표면을 가지고, 이 주표면에 제1도전형의 불순물 영역을 가지는 제2도전형의 반도체기판과, 상기 반도체기판의 주표면상에 형성되어 상기 주표면에 대하여 거의 평행인 상부 표면 및 상기 불순물 영역에 도달하는 개구를 가지는 절연층과, 상기 불순물 영역의 표면상에서 상기 절연층의 상부 표면상에까지 뻗어있는 제1의 부분과, 상기 제1의 부분의 외주에서 상승하여 상기 절연층의 상부 표면에서 멀어지도록 경사진 상방에 뻗어있는 제2의 부분과를 가지는 제1전극층과, 상기 제1전극층의 표면상을 덮는 유전체층과, 상기 유전체층의 표면상을 덮는 제2전극층과를 구비한 반도체 기억장치.
  7. 단위 기억정보를 축적하는 메모리셀이 복수개 배열된 메모리셀 어레이를 가지는 반도체 기억장치에 있어서, 주표면을 가지는 반도체기판과, 상기 반도체기판의 주표면상에 서로 평행으로 뻗은 복수의 워드선과, 상기 반도체기판의 주표면상에 있어서 상기 복수의 워드선에 직교하는 방향으로 뻗은 복수의 비트선과, 상기 워드선 및 상기 비트선을 덮도록 형성된 절연막과, 상기 비트선과 상기 워드선과의 교차부 근방에 배치된 메모리셀과를 구비하고, 상기 메모리셀의 각각은 1개의 트랜스퍼 게이트 트랜지스터와 1개의 커패시터와를 구비하며, 상기 트랜스퍼 게이트 트랜지스터는, 서로 인접하는 상기 비트선의 사이에 위치하는 상기 반도체기판의 주표면 중에 상기 비트선에 따른 방향으로 형성된 1쌍의 불순물 영역과, 상기 1쌍의 불순물 영역의 사이의 상기 반도체기판의 주표면상에 게이트 절연층을 통하여 형성된 상기 워드선의 일부로 부터 구성되는 게이트 전극과를 포함하고, 상기 절연막은 상기 반도체기판의 주표면에 대하여 거의 평행인 상부 표면과, 상기 1쌍의 불순물 영역중의 한편을 노출하는 개구와를 가지고, 상기 커패시터는, 상기 트랜스퍼 게이트 트랜지스터의 상기 노출한 불순물 영역의 표면상에 형성되는 제1의 부분과, 이 제1의 부분에 연속되어 워드선의 상방과 상기 트랜스퍼 게이트 트랜지스터의 상기 1쌍의 불순물 영역의 다른편 측에 접속되는 상기 비트선의 상방과에 위치하는 상기 절연막의 상부표면에 까지 연재한 제2의 부분과, 이 제2의 부분의 외주에서 상승하여 상기 절연막의 상부 표면에서 멀어지도록 상방으로 뻗은 제3의 부분과를 가지는 제1전극층과, 상기 제1전극층의 표면상을 덮는 유전체층과, 상기 유전체층의 표면상을 덮는 제2전극측과를 구비한 반도체 기억장치.
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