JPH06260609A - 筒型キャパシタを有する半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 少ない占有面積でも、キャパシタ容量を十分
に確保することができるように改良された筒型キャパシ
タを有する半導体記憶装置を得ること。 【構成】 その主表面に導電層６ａ，６ｂ，６ｃ，６ｄ
が形成された半導体基板１の上に、ワード線４ａ，４
ｂ，４ｃ，４ｄとビット線１１が形成されている。ワー
ド線４ｃは絶縁膜８ｃによって覆われ、ワード線４ｄは
絶縁膜８ｄによって覆われ、ビット線１１は絶縁膜１２
によって覆われている。絶縁膜８ａ，８ｂ，８ｃ，８ｄ
および絶縁膜１２の所定の領域の上に選択的に、これら
の絶縁膜をエッチャントから保護するためのバリア膜１
４が設けられている。導電層６ｂに筒型ストレージノー
ド１７０が電気的に接続されている。ボトム導電部分１
７ｂと側壁導電部分１７ａとからなるストレージノード
１７０の外表面に、キャパシタ絶縁膜１１２を介在させ
て、セルプレート２２が被覆されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に、筒型キャパ
シタを有する半導体記憶装置に関するものであり、より
特定的には、製造方法が容易な、筒型キャパシタを有す
る半導体記憶装置に関する。この発明は、さらに、その
ような筒型キャパシタを有する半導体記憶装置の製造方
法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目ざましい普及によって、その需要が
急速に拡大している。さらに、機能的には、大規模な記
憶容量を有し、かつ高速動作が可能なものが要求されて
いる。これに伴って、半導体記憶装置の高集積化および
高速応答性あるいは高信頼性に関する技術開発が進めら
れている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭが知られてい
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイと、外部との入出力に必
要な周辺回路とから構成される。

【０００４】図７９は、一般的なＤＲＡＭの構成を示す
ブロック図である。図７９を参照して、ＤＲＡＭ５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ５１と、単に記憶回路を構成するメモリセルを選
択するためのアドレス信号を外部から受けるためのロウ
アンドカラムアドレスバッファ５２と、そのアドレス信
号を解読することによってメモリセルを指定するための
ロウデコーダ５３およびカラムデコーダ５４と、指定さ
れたメモリセルに蓄積された信号を増幅して読出すセン
スリフレッシュアンプ５５と、データ入出力のためのデ
ータインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するクロックジェネレータ５８
とを含んでいる。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１の中では、単に記憶情報を蓄積するた
めのメモリセルが、マトリックス状に、複数個配列され
て設けられている。

【０００６】図８０は、メモリセルアレイを構成するメ
モリセルの４ビット分の等価回路図を示している。図示
されたメモリセルは、１個のＭＯＳトランジスタと、こ
れに接続された１個のキャパシタとから構成される、い
わゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なため、メ
モリセルアレイの集積度を向上させることが容易であ
り、大容量を必要とするＤＲＡＭによく用いられてい
る。

【０００７】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によって、いくつかのタイプに分けることがで
きる。

【０００８】図８１は、スタックトタイプキャパシタを
有する従来のメモリセルの断面構造図である。図８１を
参照して、メモリセルは、１つのトランスファーゲート
トランジスタと１つのスタックトタイプのキャパシタ
（以下、スタックトタイプキャパシタと称す）とを備え
る。トランスファーゲートトランジスタは、シリコン基
板１の表面に形成された１対のソース・ドレイン領域
６，６と、シリコン基板１の表面上に絶縁層を介して形
成されたゲート電極（ワード線）４とを備える。スタッ
クトタイプキャパシタは、ゲート電極４の上部から、フ
ィールド分離膜２の上部にまで延在し、かつその一部が
ソース・ドレイン領域６，６の一方側に接続された下部
電極（ストレージノード）５１１と、下部電極５１１の
表面上に形成された誘電体層５１２と、さらにその表面
上に形成された上部電極（セルプレート）５１３とから
構成される。ビット線５１５は、ビット線コンタクト部
５１６を通って、トランスファーゲートトランジスタの
他方のソース・ドレイン領域６に接続される。

【０００９】図８２は、他のタイプに属するＤＲＡＭの
平面図であり、特願平０２−８９８６９号に開示され
た、筒型キャパシタを有する半導体記憶装置の平面図で
ある。図８３は、図８２中におけるＡ−Ａ線に沿う断面
図である。これらの図を参照して、シリコン基板１の表
面に、複数のワード線４ａ，４ｂ，４ｃ，４ｄ，４ｅが
形成される。ワード線４ａ，４ｂ，４ｃ，４ｄ，４ｅと
直交するように、ビット線５１５が形成される。ワード
線とビット線とが交差する部分の近傍に、メモリセルが
設けられている。

【００１０】メモリセルは、１つのトランスファーゲー
トトランジスタ３と、１つのキャパシタ１０とからな
る。トランスファーゲートトランジスタ３は、シリコン
基板１の表面中に形成された１対のソース・ドレイン領
域６，６と、シリコン基板１の表面上に形成されたゲー
ト電極（ワード線４ｂ，４ｃ）とを備える。ワード線４
ｂ，４ｃ，４ｄ，４ｅを覆うように、シリコン基板１の
上に、絶縁層５２２が設けられている。絶縁層５２２中
には、ソース・ドレイン領域６，６の一方を露出させる
ためのコンタクトホール５１４が設けられている。

【００１１】コンタクトホール５１４を通って、ストレ
ージノード５１１が、ソース・ドレイン領域６に接続さ
れている。ストレージノード５１１は、コンタクトホー
ル５１４を通って、ソース・ドレイン領域６の一方に接
触するように、かつ絶縁層５２２の表面に沿って設けら
れた第１の多結晶シリコン層１１０ａと、該第１の多結
晶シリコン層１１０ａの上に設けられたボトム導電部分
５１１ａと、ボトム導電部分５１１ａの外周部に連なっ
て設けられ、上方向に向かって延びる側壁導電部分５１
１ｂとからなる。

【００１２】ストレージノード５１１の表面をキャパシ
タ絶縁膜５１２が被覆している。キャパシタ絶縁膜５１
２を介在させて、ストレージノード５１１の外表面をセ
ルプレート５１３が被覆している。セルプレート５１３
を覆うように、シリコン基板１の上に層間絶縁膜２３が
設けられている。層間絶縁膜２３の上に、配線層２４が
形成される。配線層２４を覆うように、保護膜２６がシ
リコン基板１の上に設けられている。

【００１３】このように構成される筒型キャパシタは、
ストレージノード５１１の側壁導電部分５１１ｂの表面
もキャパシタ容量に関与するために、キャパシタ全体の
容量が増大する。

【００１４】次に、図８３に示される、筒型キャパシタ
を有する半導体記憶装置の製造方法について説明する。

【００１５】図８４〜図９８は、図８３に示す半導体記
憶装置の製造方法の順序の各工程における半導体記憶装
置の部分断面図である。

【００１６】図８４を参照して、シリコン基板１の主表
面にフィールド酸化膜２を形成する。フィールド酸化膜
２は、ＬＯＣＯＳ法を用いて形成される。

【００１７】図８５を参照して、シリコン基板１の表面
上にゲート絶縁層５を形成した後、多結晶シリコンから
なるゲート電極（ワード線４ｂ，４ｃ，４ｄ，４ｅ）を
形成する。ワード線４ｂ〜４ｅを覆うように、絶縁層５
２２を形成する。絶縁層５２２に覆われたワード線４
ｂ、４ｃ、４ｄ、４ｅをマスクにして、イオン注入法を
用いて、シリコン基板１の表面に不純物イオンを導入
し、ソース・ドレイン領域６，６を形成する。

【００１８】図８６を参照して、たとえばタングステ
ン、モリブデン、チタンなどの高融点金属層をシリコン
基板１の表面に堆積し（図示せず）、これを所定の形状
にパターニングする。これによって、トランスファーゲ
ートトランジスタの一方のソース・ドレイン領域６に、
直接コンタクトされるビット線５１５が形成される。ビ
ット線５１５の周囲を、絶縁層２７で覆う。

【００１９】図８７を参照して、シリコン基板１の表面
上に、ＣＶＤ法を用いて、不純物が導入された第１の多
結晶シリコン層１１０ａを堆積する。

【００２０】図８８を参照して、シリコン酸化膜の絶縁
層３５を、シリコン基板１の表面上に堆積する。

【００２１】図８９を参照して、絶縁層３５の表面上に
所定の形状のレジストパターン３６を形成する。レジス
トパターン３６の幅は、互いに隣接するキャパシタ間の
距離を決定する。

【００２２】図９０を参照して、レジストパターン３６
をマスクとして、絶縁層３５を選択的にエッチングす
る。

【００２３】図９０と図９１を参照して、レジストパタ
ーン３６を除去した後、ＣＶＤ法を用いて、不純物が導
入された第２の多結晶シリコン層１１０ｂを、シリコン
基板１の表面全面に堆積する。

【００２４】図９２を参照して、第２の多結晶シリコン
層１１０ｂの最も上の表面が完全に覆われるように、レ
ジスト３７を、シリコン基板１の表面に塗布する。

【００２５】図９２と図９３を参照して、レジスト３７
をエッチバックし、第２の多結晶シリコン層１１０ｂの
一部を露出させる。

【００２６】図９３と図９４を参照して、露出した第２
の多結晶シリコン層１１０ｂをエッチングする。その
後、絶縁層３５をエッチング除去する。これによって、
ボトム導電部分５１１ａと側壁導電部分５１１ｂとから
なるストレージノード５１１が形成される。

【００２７】図９４と図９５を参照して、異方性エッチ
ングにより、第１多結晶シリコン層１１０ａの露出した
部分を、自己整合的に除去する。その後、レジスト３７
を除去する。

【００２８】図９６を参照して、ストレージノード５１
１の表面に、シリコン窒化膜、シリコン酸化膜、五酸化
タンタル、ハフニウム酸化膜等からなるキャパシタ絶縁
膜５１２を形成する。

【００２９】図９７を参照して、キャパシタ絶縁膜５１
２を介在させて、ストレージノード５１１の外表面を被
覆するようにセルプレート５１３を形成する。セルプレ
ート５１３は、たとえば不純物を導入した多結晶シリコ
ン等を用いて形成される。

【００３０】図９８を参照して、セルプレート５１３を
覆うように、シリコン基板１の表面全面に、層間絶縁膜
２３を形成する。層間絶縁膜２３の上に、所定の形状を
有する配線層２４を形成する。配線層２４を覆うよう
に、シリコン基板１の表面全面に保護膜２６を形成す
る。

【００３１】

【発明が解決しようとする課題】以上述べた筒型キャパ
シタの製造方法は、以下に述べる問題点があった。

【００３２】図９９（ａ）は、図９２の平面図であり、
シリコン基板１の表面全面にレジストが覆われた状態を
示す図であり、レジストをエッチバックする前の状態を
示している。斜線で示す部分は、レジスト３７である。
図９９（ｂ）は、図９３の平面図であり、レジストをエ
ッチバックした後の状態を示す。これらの図を参照し
て、エッチバック前のレジスト３７の面積（図９９
（ａ）参照）と、エッチバック後のレジスト３７の面積
（図９９（ｂ）参照）には、あまり差が認められない。
したがって、エッチバックを行なっても、面積の変化が
少ないために、エッチバックの終点を検出するのが困難
であった。そのため、図８４〜図９８に示す製造方法
は、実現が容易でないという問題点があった。

【００３３】それゆえに、この発明の目的は、集積度を
高め、かつキャパシタ容量を高めることができるように
改良された半導体記憶装置を提供することを目的とす
る。

【００３４】この発明の他の目的は、実現容易な筒型キ
ャパシタを有する半導体記憶装置を提供することを目的
とする。

【００３５】この発明のさらに他の目的は、筒型キャパ
シタを有する半導体記憶装置の、実現容易な製造方法を
提供することを目的とする。

【００３６】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の局面に従う、筒型キャパシタを有
する半導体記憶装置は、その主表面に導電層が形成され
た半導体基板を備える。上記半導体基板の上に、ワード
線とビット線が形成されている。上記半導体基板の上
に、上記ワード線およびビット線を覆うように絶縁膜が
設けられている。上記絶縁膜中には、上記導電層の一部
を露出させるためのコンタクトホールが設けられてい
る。上記絶縁膜の所定の領域の上に、選択的に、該絶縁
膜をエッチャントから保護するためのバリア膜が設けら
れている。上記導電層に、ストレージノードが電気的に
接続されている。上記ストレージノードは、上記コンタ
クトホールを通って上記導電層に接触するように、かつ
上記バリア膜を介在させて上記絶縁膜の表面に沿って設
けられたボトム導電部分と、上記ボトム導電部分の外周
部に連なって設けられ、上方に向かって延びる側壁導電
部分と、からなる。当該装置は、さらに上記ストレージ
ノードの外表面を被覆するように設けられたキャパシタ
絶縁膜を備える。上記キャパシタ絶縁膜を介在させて、
上記ストレージノードの外表面を、セルプレートが被覆
している。

【００３７】この発明の第２の局面に従う、筒型キャパ
シタを有する半導体記憶装置は、その主表面に導電層が
形成された半導体基板を備える。上記半導体基板の上
に、ワード線とビット線が形成されている。ワード線と
ビット線を覆うように、層間絶縁膜が半導体基板の上に
設けられている。上記層間絶縁膜中に、上記導電層の一
部を露出させるためのコンタクトホールが設けられてい
る。上記層間絶縁膜の上に、該層間絶縁膜をエッチャン
トから保護するためのバリア膜が設けられている。上記
導電層に、ストレージノードが電気的に接続されてい
る。上記ストレージノードは、上記コンタクトホールを
通って上記導電層に接触するように、かつ上記バリア膜
を介在させて上記絶縁膜の表面に沿って設けられたボト
ム導電部分と、上記ボトム導電部分の外周部に連なって
設けられ、上方向に向かって延びる側壁導電部分と、該
側壁導電部分の側壁面に設けられ、水平方向に枝状に延
びる分枝状導電部分と、からなる。上記ストレージノー
ドの外表面を被覆するように、キャパシタ絶縁膜が設け
られている。上記キャパシタ絶縁膜を介在させて、上記
ストレージノードの外表面を被覆するように、セルプレ
ートが設けられている。

【００３８】この発明の第３の局面に従う、半導体記憶
装置は、その主表面に導電層が形成された半導体基板を
備える。上記半導体基板の上に、ワード線とビット線が
形成されている。上記ワード線およびビット線を、層間
絶縁膜が覆っている。上記層間絶縁膜中に、上記導電層
の一部を露出させるためのコンタクトホールが設けられ
る。上記絶縁膜の所定の領域の上に選択的に、該絶縁膜
をエッチャントから保護するためのバリア膜が設けられ
る。上記導電層に、ストレージノードが電気的に接続さ
れている。上記ストレージノードは、上記コンタクトホ
ールを通って上記導電層に接触するように、かつ、その
下面部分が上記バリア膜の表面から所定の距離を隔てな
がら、上記絶縁膜の表面に沿って延びるボトム導電部分
と、該ボトム導電部分の外周部に連なって設けられ、上
方向に向かって延びる側壁導電部分と、該側壁導電部分
の側壁面に設けられ、水平方向に枝状に延びる分枝状導
電部分とならなる。当該装置は、さらに、上記ストレー
ジノードの上記下面部分を含む、上記ストレージノード
の外表面を被覆するように設けられたキャパシタ絶縁膜
を備える。上記キャパシタ絶縁膜を介在させて、上記ス
トレージノードの外表面を被覆するようにセルプレート
が設けられている。

【００３９】この発明の第４の局面に従う、筒型のキャ
パシタを有する半導体記憶装置の製造方法においては、
まず、半導体基板の上にワード線を形成する。上記ワー
ド線を第１の絶縁膜で覆う。上記半導体基板の主表面
に、上記キャパシタが電気的接続される導電層を形成す
る。上記ワード線と交差するビット線を、上記半導体基
板の上に形成する。上記ビット線を第２の絶縁膜で覆
う。上記第１および第２の絶縁膜の所定の領域を、これ
らの絶縁膜を、後に行なわれる処理から保護するための
バリア膜で覆う。上記導電層に接続されるように、かつ
上記第１および第２の絶縁膜を覆うように、上記半導体
基板の上に第１の導体膜を形成する。上記第１の導体膜
の上に層間絶縁膜を形成する。上記層間絶縁膜が、形成
されるべき筒型ストレージノードのボトム導電部分の上
にのみ残るように、該層間絶縁膜をパターニングする。
パターニングされた上記層間絶縁膜をマスクにして、上
記第１の導体膜を選択的にエッチングし、それによって
筒型ストレージノードのボトム導電部分を形成する。上
記ボトム導電部分の端部と接続されるように、パターニ
ングされた上記層間絶縁膜中の開口部の内壁面を含む、
上記層間絶縁膜の外表面全面に第２の導体膜を被覆す
る。上記第２の導体膜をエッチバックし、上記層間絶縁
膜の表面を露出させる。上記層間絶縁膜をエッチング除
去し、それによって、筒型ストレージノードの側壁導電
部分を形成する。上記筒型ストレージノードの外表面を
キャパシタ絶縁膜で被覆する。上記キャパシタ絶縁膜を
介在させて、上記ストレージノードの外表面を覆うよう
に、セルプレートを上記半導体基板の上に形成する。

【００４０】この発明の第５の局面に従う、筒型のキャ
パシタを有する半導体記憶装置の製造方法においては、
まず半導体基板の上にワード線を形成する。上記ワード
線を第１の絶縁膜で覆う。上記半導体基板の主表面に、
上記キャパシタが電気的に接続される導電層を形成す
る。上記ワード線と交差するビット線を、上記半導体基
板の上に形成する。上記ビット線を第２の絶縁膜で覆
う。上記第１および第２の絶縁膜の所定の領域を、これ
らの絶縁膜を、後に行なわれる処理から保護するための
バリア膜で覆う。上記導電層に接続されるように、かつ
上記第１および第２の絶縁膜を覆うように、上記半導体
基板の上に第１の導体膜を形成する。上記第１の導体膜
の上に層間絶縁膜を形成する。上記層間絶縁膜が、形成
されるべき筒型ストレージノードのボトム導電部分の上
にのみ残るように、該層間絶縁膜をパターニングする。
パターニングされた上記層間絶縁膜をマスクにして、上
記第１の導体膜を選択的にエッチングし、それによって
上記ボトム導電部分を形成する。上記ボトム導電部分の
端部と接続されるように、パターニングされた上記層間
絶縁膜中の開口部の内壁面を含む、上記層間絶縁膜の外
表面全面に第２の導体膜を被覆する。上記第２の導体膜
をエッチバックし、上記層間絶縁膜の表面を露出させ
る。上記層間絶縁膜中に形成されている開口部にレジス
トを埋込む。上記層間絶縁膜をエッチング除去し、その
後上記レジストを除去し、それによって筒型ストレージ
ノードの側壁導電部分を形成する。上記筒型ストレージ
ノードの外表面をキャパシタ絶縁膜で被覆する。上記キ
ャパシタ絶縁膜を介在させて、上記ストレージノードの
外表面を覆うようにセルプレートを上記半導体基板の上
に形成する。

【００４１】この発明の第６の局面に従う、筒型のキャ
パシタを有する半導体記憶装置の製造方法においては、
まず半導体基板の上にワード線を形成する。上記ワード
線を第１の絶縁膜で覆う。上記半導体基板の主表面に、
上記キャパシタが電気的に接続される導電層を形成す
る。上記ワード線と交差するビット線を上記半導体基板
の上に形成する。上記ビット線を第２の絶縁膜で覆う。
上記導電層に接続されるように、かつ上記第１および第
２の絶縁膜を覆うように、上記半導体基板の上に第１の
導体膜を形成する。上記第１の導体膜の上に、層間絶縁
膜を形成する。上記層間絶縁膜が、形成されるべき筒型
ストレージノードのボトム導電部分の上にのみ残るよう
に、該層間絶縁膜をパターニングする。パターニングさ
れた上記層間絶縁膜をマスクにして、上記第１の導体膜
を選択的にエッチングし、それによって筒型ストレージ
ノードのボトム導電部分を形成する。上記ボトム導電部
分の端部と接続されるように、パターニングされた上記
層間絶縁膜中の開口部の内壁面を含む、上記層間絶縁膜
の外表面全面に第２の導体膜を被覆する。上記第２の導
体膜をエッチバックし、上記層間絶縁膜の表面を露出さ
せる。上記層間絶縁膜中に形成されている開口部に、レ
ジストを埋込む。上記層間絶縁膜をエッチング除去し、
その後上記レジストを除去し、それによって筒型ストレ
ージノードの側壁導電部分を形成する。上記筒型ストレ
ージノードの外表面をキャパシタ絶縁膜で被覆する。上
記キャパシタ絶縁膜を介在させて、上記ストレージノー
ドの外表面を覆うように、セルプレートを上記半導体基
板の上に形成する。

【００４２】この発明の第７の局面に従う、筒型のキャ
パシタを有する半導体記憶装置の製造方法においては、
まず、半導体基板の上にワード線を形成する。上記ワー
ド線を第１の絶縁膜で覆う。上記半導体基板の主表面
に、上記キャパシタが電気的に接続される導電層を形成
する。上記ワード線と交差するビット線を上記半導体基
板の上に形成する。上記ビット線を第２の絶縁膜で覆
う。上記導電層に接触するように、上記半導体基板の上
にＳｉＯ₂ 膜を形成する。上記ＳｉＯ₂ 膜を介在させ
て、上記第１および第２の絶縁膜の所定の領域を、これ
らの絶縁膜を、後に行なわれる処理から保護するための
シリコン窒化膜で覆う。上記ＳｉＯ₂ 膜を選択的に除去
し、それによって上記導電層の表面を露出させる。上記
導電層に接続されるように、かつ上記第１および第２の
絶縁膜を覆うように、上記半導体基板の上に、第１の導
体膜を形成する。上記第１の導体膜の上に、層間絶縁膜
を形成する。上記層間絶縁膜が、形成されるべき筒型ス
トレージノードのボトム導電部分の上にのみ残るよう
に、該層間絶縁膜をパターニングする。パターニングさ
れた上記層間絶縁膜をマスクにして、上記第１の導電膜
を選択的にエッチングし、それによって、上記筒型スト
レージノードのボトム導電部分を形成する。上記ボトム
導電部分の端部と接続されるように、パターニングされ
た上記層間絶縁膜中の開口部の内壁面を含む、上記層間
絶縁膜の外表面全面に、第２の導体膜を被覆する。上記
第２の導体膜をエッチバックし、上記層間絶縁膜の表面
を露出させる。上記層間絶縁膜をエッチング除去し、そ
れによって筒型ストレージノードの側壁導電部分を形成
する。上記筒型ストレージノードの外表面をキャパシタ
絶縁膜で被覆する。上記キャパシタ絶縁膜を介在させ
て、上記ストレージノードの外表面を覆うように、セル
プレートを上記半導体基板の上に形成する。この発明の
第８の局面に従う、筒型のキャパシタを有する半導体記
憶装置の製造方法においては、まず半導体基板の上にワ
ード線を形成する。上記ワード線を第１の絶縁膜で覆
う。上記半導体基板の主表面に、上記キャパシタが電気
的に接続される導電層を形成する。上記ワード線と交差
するビット線を、上記半導体基板の上に形成する。上記
ビット線を第２の絶縁膜で覆う。上記第１および第２の
絶縁膜を、これらの絶縁膜を、後に行なわれる処理から
保護するためのバリア膜で覆う。上記導電層に接続され
るように、かつ上記第１および第２の絶縁膜を覆うよう
に、上記半導体基板の上に第１の導体膜を形成する。上
記第１の導体膜の上に、層間絶縁膜の下層部を構成する
下層絶縁膜と、上記下層絶縁膜よりも、弗酸に対するエ
ッチングレートの速い中層絶縁膜と、上記中層絶縁膜よ
りも、弗酸に対するエッチングレートが遅い上層絶縁膜
とが順次積層されてなる層間絶縁膜を形成する。上記層
間絶縁膜が、形成されるべき筒型ストレージノードのボ
トム導電部分の上にのみ残るように、該層間絶縁膜をパ
ターニングする。パターニングされた上記層間絶縁膜を
弗酸で処理し、それによって、上記中層絶縁膜の端部を
後退させる。上記層間絶縁膜をマスクにして、上記第１
の導体膜を選択的にエッチングし、それによって、上記
筒型ストレージノードのボトム導電部分を形成する。上
記ボトム導電部分の端部の上表面を露出させるように、
上記層間絶縁膜を弗酸でエッチングする。上記ボトム導
電部分の上記端部の上表面と接続されるように、パター
ニングされた上記層間絶縁膜中の開口部分の内壁面を含
む、上記層間絶縁膜の外表面全面に第２の導体膜を被覆
する。上記第２の導体膜をエッチバックし、前記層間絶
縁膜の表面を露出させる。上記層間絶縁膜をエッチング
除去し、それによって、その側壁面に、水平方向に枝状
に延びる分枝状導電部分を有する、上記筒型ストレージ
ノードの側壁部分を形成する。上記筒型ストレージノー
ドの外表面をキャパシタ絶縁膜で被覆する。上記キャパ
シタ絶縁膜を介在させて、上記筒型ストレージノードの
外表面を覆うようにセルプレートを上記半導体基板の上
に形成する。

【００４３】この発明の第９の局面に従う、半導体記憶
装置の製造方法においては、まず、半導体基板の上にワ
ード線を形成する。上記ワード線を第１の絶縁膜で覆
う。上記半導体基板の主表面に、上記キャパシタが電気
的に接続される導電層を形成する。上記ワード線と交差
するビット線を、上記半導体基板の上に形成する。上記
ビット線を第２の絶縁膜で覆う。上記第１および第２の
絶縁膜を、これらの絶縁膜を、後に行なわれる処理から
保護するためのバリア膜で覆う。上記バリア膜の上に、
弗酸に可溶な材料からなる絶縁膜を堆積する。上記導電
層に接続されるように、かつ上記第１および第２の絶縁
膜を覆うように、上記半導体基板の上に第１の導体膜を
形成する。上記第１の導体膜の上に、層間絶縁膜の下層
部を構成する下層絶縁膜と、上記下層絶縁膜よりも、弗
酸に対するエッチングレートが速い中層絶縁膜と、上記
中層絶縁膜よりも、弗酸に対するエッチングレートが遅
い上層絶縁膜とが順次、積層されてなる層間絶縁膜を形
成する。上記層間絶縁膜が、形成されるべき筒型ストレ
ージノードのボトム導電部分の上にのみ残るように、上
記層間絶縁膜をパターニングする。パターニングされた
上記層間絶縁膜を弗酸で処理し、それによって、上記中
層絶縁膜の端部を後退させる。上記層間絶縁膜をマスク
にして、上記第１の導体膜を選択的にエッチングし、そ
れによって、上記筒型ストレージノードのボトム導電部
分を形成する。上記ボトム導電部分の端部の上表面を露
出させるように、上記層間絶縁膜を弗酸でエッチングす
る。上記ボトム導電部分の端部と接続されるように、パ
ターニングされた上記層間絶縁膜中の開口部の内壁面を
含む、上記層間絶縁膜の外表面全面に、第２の導体膜を
被覆する。上記第２の導体膜をエッチバックし、上記層
間絶縁膜の表面を露出させる。上記層間絶縁膜と、弗酸
に可溶な上記絶縁膜をエッチング除去し、それによっ
て、その側壁面に水平方向に枝状に延びる分枝状導電部
分を有する筒型ストレージノードの側壁部分を形成し、
かつ、上記ボトム導電部分の下面部を露出させる。上記
ボトム導電部分の下面部を含む上記ストレージノードの
外表面を、キャパシタ絶縁膜で被覆する。上記キャパシ
タ絶縁膜を介在させて、上記筒型ストレージノードの外
表面を覆うように、セルプレートを上記半導体基板の上
に形成する。

【００４４】

【作用】この発明の第１の局面に従う筒型キャパシタを
有する半導体記憶装置によれば、絶縁膜の所定の領域の
上に、選択的に、該絶縁膜をエッチャントから保護する
ためのバリア膜が形成されているので、エッチバックの
終点の検出が容易な方法で製造できる。それゆえ、実現
容易な、筒型キャパシタを有する半導体記憶装置とな
る。

【００４５】この発明の第２の局面に従う半導体記憶装
置によれば、水平方向に枝状に延びる分枝状導電部分の
外表面の面積分だけ、キャパシタ容量が、さらに増加す
る。

【００４６】この発明の第３の局面に従う半導体記憶装
置によれば、ボトム導電部分の下面部分も、キャパシタ
容量に関与しているため、キャパシタ容量がさらに増大
する。

【００４７】この発明の第４の局面に従う半導体記憶装
置の製造方法によれば、第２の導体膜をエッチバック
し、層間絶縁膜の表面を露出させる。この工程は、スト
レージノードの側壁導電部分を形成するための必須の工
程である。このエッチバックの終点の検出は、面積比の
変化が大きいため、容易となる。その結果、筒型キャパ
シタを有する半導体記憶装置を容易に製造できる。

【００４８】この発明の第５の局面に従う、筒型キャパ
シタを有する半導体記憶装置の製造方法によれば、層間
絶縁膜中に形成されている開口部にレジストを埋込むの
で、たとえ、エッチングストッパーであるバリア膜が除
去されても、このレジストがエッチングのストッパーの
役割をする。

【００４９】この発明の第６の局面に従う、筒型キャパ
シタを有する半導体記憶装置の製造方法によれば、層間
絶縁膜中に形成されている開口部にレジストを埋込むの
で、このレジストが、後に行なわれるエッチングのスト
ッパーの役割をする。

【００５０】この発明の第７の局面に従う、筒型のキャ
パシタを有する半導体記憶装置の製造方法によれば、半
導体基板の上にＳｉＯ₂ 膜を形成し、その後、このＳｉ
Ｏ₂膜を覆うようにシリコン窒化膜を形成する。ＳｉＮ
／ＳｉＯ₂ のエッチング選択比は、大きい。それゆえ
に、シリコン窒化膜が除去された後に、さらにエッチン
グが続いても、ＳｉＯ₂ 膜はエッチングされない。その
結果、ＳｉＯ₂ が半導体基板の表面を保護し、ひいては
半導体基板の表面がエッチングされない。

【００５１】この発明の第８の局面に従う、筒型キャパ
シタを有する半導体記憶装置の製造方法によれば、水平
方向に枝状に延びる分枝状導電部分が形成できる。

【００５２】この発明の第９の局面に従う、半導体記憶
装置の製造方法によれば、ボトム導電部分の下面部分
も、キャパシタ容量に関与した、半導体記憶装置が得ら
れる。

【００５３】

【実施例】以下、この発明の実施例を図について説明す
る。

【００５４】実施例１ 図１〜図２５は、この発明の一実施例に係る、筒型キャ
パシタを有する半導体記憶装置の製造方法の各工程にお
ける半導体記憶装置の部分断面図である。

【００５５】図１を参照して、シリコン基板１の主表面
にフィールド酸化膜２を形成し、その後、シリコン基板
１の表面上にゲート酸化膜３を形成する。ゲート酸化膜
３の上に、ワードライン膜４と層間絶縁膜５を順次形成
する。

【００５６】図２を参照して、フォトリソグラフィによ
り、ワードライン膜４と層間絶縁膜５を選択的にエッチ
ングし、複数のワード線４ａ，４ｂ，４ｃ，４ｄを形成
する。この際、複数のワード線４ａ，４ｂ，４ｃ，４ｄ
の上に、層間絶縁膜５ａ，５ｂ，５ｃ，５ｄが残され
る。

【００５７】図３を参照して、ワード線４ａ，４ｂ，４
ｃ，４ｄを覆うように、シリコン基板１の上に絶縁膜６
０を形成する。

【００５８】図３と図４を参照して、異方性エッチング
により絶縁膜６０をエッチングし、ワード線４ａ，４
ｂ，４ｃ，４ｄの側壁にサイドウォールスペーサを形成
する。これによって、ワード線４ａ，４ｂ，４ｃ，４ｄ
は、第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄで覆われる。
第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄをマスクとして、
シリコン基板１の主表面に不純物イオンを注入し、それ
によって、シリコン基板１の主表面中にソース・ドレイ
ン領域６ａ，６ｂ，６ｃ，６ｄを形成する。

【００５９】図５を参照して、第１の絶縁膜８ａ，８
ｂ，８ｃ，８ｄで覆われたワード線４ａ，４ｂ，４ｃ，
４ｄを覆うように絶縁膜９を形成する。絶縁膜９を選択
的にエッチングし、ビットラインコンタクトホール１０
を形成する。ビットラインコンタクトホール１０を通っ
て、ソース・ドレイン領域６ｃに接触するように、シリ
コン基板１の上にビットライン膜と絶縁膜（ＴＥＯＳ酸
化膜）を順次形成する。ビットライン膜と絶縁膜を選択
的にパターニングすることによって、ビットライン１１
を形成する。このとき、ビットライン１１の上に絶縁膜
１２が残る。

【００６０】図６を参照して、絶縁膜１２を備えたビッ
トライン１１を覆うように、シリコン基板１の上に絶縁
膜１３を形成する。

【００６１】図７を参照して、絶縁膜１３を異方性エッ
チングすることにより、ビットライン１１の側壁にサイ
ドウォールスペーサ１３ｆ，１３ｇを形成する。このと
き、第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄの側壁にも、
絶縁膜１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３
ｈが残る。なお、以下の工程において、図面を簡略化す
るために、絶縁膜１３ａ，１３ｂ，１３ｃ，１３ｄ，１
３ｅ，１３ｈは、それぞれ、第１の絶縁膜８ａ，８ｂ，
８ｃ，８ｄ，に一体化させて、図示する。

【００６２】同様に、図面を簡単にするために、サイド
ウォールスペーサ１３ｆ，１３ｇも、絶縁膜１２に一体
化させて、図示する。

【００６３】図８を参照して、シリコン基板１の上にシ
リコン窒化膜１４を堆積する。図９と図１０（図１０
は、図９の平面図である）を参照して、ストレージノー
ドコンタクトホール１６の部分の上に開口部１５ａを有
するレジストパターン１５を形成する。

【００６４】図９と図１１（ａ）を参照して、レジスト
パターン１５をマスクにして、シリコン窒化膜１４を選
択的にエッチングする。このエッチングによって、ビッ
ト線１１およびワード線４ａ，４ｂ，４ｃ，４ｄの上に
シリコン窒化膜１４が残され、かつストレージノードコ
ンタクトホール１６が形成される。このときに、第１の
絶縁膜８ａ，８ｂ，８ｃ，８ｄの表面の一部が露出す
る。図１１（ｂ）に、図１１（ａ）の平面図を示す。図
１１（ｂ）において、参照符号８０ｂで示す部分は、シ
リコン窒化膜１４が除去され、それによって、露出した
第１の絶縁膜８ｂの表面の一部を示す。同様に、参照符
号８０ｃで示す部分は、シリコン窒化膜１４が除去さ
れ、それによって露出した第１の絶縁膜８ｃの表面の一
部を示す。

【００６５】図１２を参照して、ソース・ドレイン層６
ｂに接続されるように、かつシリコン窒化膜１４によっ
て選択的に保護された、第１の絶縁膜８ａ，８ｂ，８
ｃ，８ｄと第２の絶縁膜１２を覆うように、シリコン基
板１の上に第１の導体膜１７を形成する。

【００６６】図１３を参照して、第１の導体膜１７の上
に層間絶縁膜１８を形成する。層間絶縁膜１８は、テト
ラエトキシシラン酸化膜で形成される。

【００６７】図１４、図１５（図１４の部分平面図）お
よび図１６を参照して、レジストパターン１９を用いる
フォトリソグラフィにより、層間絶縁膜１８が、形成さ
れるべき筒型ストレージノードのボトム導電部分の上に
のみ残るように、層間絶縁膜１８をパターニングする。

【００６８】図１７を参照して、パターニングされた層
間絶縁膜１８をマスクにして、第１の導体膜１７を選択
的にエッチングし、それによって、ボトム導電部分１７
ｂを形成する。このエッチング時に、シリコン窒化膜１
４が第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄと、第２の絶
縁膜１２の表面を保護しているので、第１の絶縁膜８
ａ，８ｂ，８ｃ，８ｄと第２の絶縁膜１２はエッチング
されない。

【００６９】図１８を参照して、ボトム導電部分１７ｂ
の端部と接続されるように、パターニングされた層間絶
縁膜１８中の開口部１８ａの内壁面を含む、層間絶縁膜
１８の外表面全面に第２の導体膜２０を被覆する。第２
の導体膜２０はポリシリコンまたはアモルファスシリコ
ン等で形成される。

【００７０】図１８と図１９を参照して、第２の導体膜
２０をエッチバックし、層間絶縁膜１８の表面を露出さ
せる。これによって、筒型ストレージノードの側壁導電
部分１７ａが形成される。このとき、エッチバックの終
点の検出は容易である。その理由を次に説明する。

【００７１】図１００（ａ）は、図１８の平面図であ
り、図１００（ｂ）は図１９の平面図である。斜線で示
す部分２０は第２の導体膜たとえばポリシリコンであ
る。これらの図を参照して、エッチバック前の第２の導
体膜２０の面積（図１００（ａ）を参照）と、エッチバ
ック後の第２の導体膜２０（１７ａ）の面積（図１００
（ｂ）を参照）は、大きく相違する。したがって、その
面積の変化が多いために、エッチバックの終点を検出す
るのが容易である。

【００７２】図２０は、図１９におけるＢ−Ｂ線に沿う
断面図である。図１９と図２０と図２１を参照して、等
方性ウエットエッチングで層間絶縁膜１８を除去する。
このとき、図２０を参照して、シリコン窒化膜１４が、
第２の絶縁膜１２がエッチングされるのを防ぐ。

【００７３】以上の工程によって、筒型ストレージノー
ド１７０の側壁導電部分１７ａが形成される。

【００７４】図２２を参照して、筒型ストレージノード
１７０の外表面をキャパシタ絶縁膜１１２で被覆する。

【００７５】図２３を参照して、キャパシタ絶縁膜１１
２を介在させて、筒型ストレージノード１７０の外表面
を覆うようにセルプレート２２をシリコン基板１の上に
形成する。図２４を参照して、セルプレート２２の上に
層間絶縁膜２３を形成する。

【００７６】図２５を参照して、層間絶縁膜２３の上に
配線層２４を形成する。配線層２４を覆うように、シリ
コン基板１の上に保護膜２６を形成する。

【００７７】以上の工程によって、少ない占有面積で、
キャパシタ容量を十分に確保することができる筒型キャ
パシタを有する、半導体記憶装置が形成できる。

【００７８】得られた、筒型キャパシタを有する半導体
記憶装置の構造を、図２５を用いて説明する。当該装置
は、その主表面に導電層６ａ，６ｂ，６ｃ，６ｄが形成
された半導体基板１を備える。半導体基板１の上に、ワ
ード線４ａ，４ｂ，４ｃ，４ｄとビット線１１が形成さ
れている。半導体基板１の上に、ワード線４ａ，４ｂ，
４ｃ，４ｄおよびビット線１１を覆うように、絶縁膜１
２，８ａ，８ｂ，８ｃ，８ｄが設けられている。絶縁膜
１２，８ａ，８ｂ，８ｃ，８ｄの所定の領域の上に選択
的に、該絶縁膜１２，８ａ，８ｂ，８ｃ，８ｄをエッチ
ャントから保護するためのバリア膜１４が設けられてい
る。導電層６ｂには、筒型ストレージノード１７０が電
気的に接続されている。筒型ストレージノードは、コン
タクトホール１６を通って導電層６ｂに接触するよう
に、かつバリア膜１４を介在させて絶縁膜８ｂ，８ｃ，
１２の表面に沿って設けられたボトム導電部分１７ｂ
と、ボトム導電部分１７ｂの外周部に連なって設けら
れ、上方に向かって延びる側壁導電部分１７ｂとからな
る。当該装置は、さらに筒型ストレージノード１７０の
外表面を被覆するように設けられたキャパシタ絶縁膜１
１２を備える。キャパシタ絶縁膜１１２を介在させて、
筒型ストレージノード１７０の外表面を被覆するよう
に、セルプレート２２が設けられている。

【００７９】なお、図１４と図８９とを比較参照して、
それぞれのレジストパターンは、一方をネガとすれば他
方はポジとなるという、関係にある。図８４〜図９８に
示す従来方法においては、本発明のように、絶縁膜の上
をシリコン窒化膜で覆っていない。そのため、図４６〜
図９８に示す方法において、本発明の図１４に示すよう
な形状のレジストパターン１９を形成した場合、シリコ
ン窒化膜が存在しないため、本発明（図１９と図２１参
照）の場合と異なり、第１の絶縁膜８ａ，８ｂと第２の
絶縁膜１２も層間絶縁膜１８と同時に除去されてしま
い、筒型キャパシタが形成できない。したがって、シリ
コン窒化膜を用いない図４６〜図９８に示す方法におい
は、図１４に示すようなレジストパターンを用いること
ができない。

【００８０】これに対して、本実施例は、シリコン窒化
膜１４で第１の絶縁膜８ａ，８ｂと第２の絶縁膜１２の
表面を覆うという工程を加えることにより、筒型キャパ
シタを有する半導体装置の製造方法を実現可能なものと
した。

【００８１】実施例２ 実施例２は、実施例１を改良するためになされたもので
ある。

【００８２】図２６は、図１９のＢ−Ｂ線に沿う断面図
である。図２６（ａ）は正常な状態を示しており、図２
６（ｂ）は、シリコン窒化膜１４が、オーバーエッチに
より部分的に消滅した状態を示している。図２７は、シ
リコン窒化膜１４がオーバーエッチされた状態で、さら
に処理を進めたときの、図２１の工程で得られる装置の
Ｂ−Ｂ線に沿う断面図である。

【００８３】図２６（ａ）に示すように、シリコン窒化
膜１４が残っている場合には、何ら問題点はない。しか
し、図２６（ｂ）に示すように、シリコン窒化膜１４が
オーバーエッチにより部分的に消失すると、図１９と図
２７を参照して、層間絶縁膜（ＴＥＯＳ酸化膜）１８を
除去するときに、ビット線１１を保護する第２の絶縁膜
１２が除去されてしまうという、事態が生じていた。こ
れが、改良を要する、第１の理由である。

【００８４】図２８（ａ）は、図１０に対応する図であ
り、マスク合せがずれて、レジストパターン１５がずれ
て形成された場合の状態が示されている。以下に行なわ
れる工程は、図２９（ａ）、図３０（ａ）に示されてい
る。図２９（ａ）と図３０（ａ）は、図２８（ａ）のＢ
−Ｂ線に沿う断面図で表わされている。図２９（ａ）
は、図１９に示す工程に相当する工程の図である。図３
０（ａ）は、図２１に示す工程に相当する工程の図であ
る。これらの図を参照して、レジストパターン１５がず
れて形成されると（図２８（ａ））、シリコン窒化膜１
４の一部が除去され、ひいては、第２の絶縁膜１２の表
面の一部が露出する（図２９（ａ））。その結果、層間
絶縁膜１８が除去されるときに、ビット線１１を保護す
る第２の絶縁膜１２も同時に除去されてしまう。

【００８５】また、次に述べるような、改良を要する点
があった。図２８（ｂ）は、図１５に対応する図であ
り、マスク合せがずれて、その結果、レジストパターン
１９がずれて形成された場合の状態が示されている。以
下に行なわれる工程は、図２９（ｂ）、図３０（ｂ）に
示されている。図２９（ｂ）と図３０（ｂ）は、図２８
（ｂ）のＣ−Ｃ線に沿う断面図で示されている。図２９
（ｂ）は、図１９に示す工程に相当する工程の図であ
る。図３０（ｂ）は、図２１に示す工程に相当する工程
の図である。

【００８６】これらの図を参照して、レジストパターン
１９がずれて形成されると（図２８（ｂ））、シリコン
窒化膜１４の一部が除去され（図２９（ｂ））、ひいて
は、層間絶縁膜１８を除去するときに、第２の絶縁膜１
２およびフィールド酸化膜２が図（図３０（ｂ））のよ
うに除去されてしまうという問題点があった。これが改
良を要する、第２の点である。

【００８７】実施例２は、上述の点を改良するためにな
されたものである。実施例２では、図３１、図３２およ
び図３３に示す工程が、実施例１に示す工程に加えられ
る。

【００８８】次に、この実施例２に係る方法を説明す
る。まず、図１〜図１９に示す工程が行なわれる。図１
９において、オーバーエッチにより、シリコン窒化膜１
４が、第１の絶縁膜８ａ，８ｂ、第２の絶縁膜１２の上
のシリコン窒化膜１４が消滅した場合を想定する。

【００８９】図３１を参照して、層間絶縁膜１８中に形
成されている開口部１８ａ内にレジスト２６０を埋込む
ように、シリコン基板１の上にレジスト２６０を形成す
る。

【００９０】図３２を参照して、レジスト２６０をエッ
チバックして、開口部１８ａ内のみにレジスト２６を埋
込む。

【００９１】図３２と図３３を参照して、層間絶縁膜１
８をウエットエッチングにより除去する。このとき、レ
ジスト２６０が開口部１８ａ内に埋込まれているので、
たとえ、シリコン窒化膜１４が第１の絶縁膜８ａ，８ｂ
および第２の絶縁膜１２の上に存在していなくても、レ
ジスト２６０がエッチングストッパとして働き、図２７
に示すような問題点は生じなくなる。

【００９２】また図２９（ａ）に対応する図３４（ａ）
を参照して、シリコン窒化膜１４が一部消滅しても、そ
の部分にレジスト２６０が埋込まれるので、図３０に示
すような問題点は生じない。さらに、図２９（ｂ）に対
応する図３４（ｂ）を参照して、シリコン窒化膜１４が
オーバーエッチングされても、その部分にレジスト２６
０が埋込まれるので、図３０（ｂ）に示すような問題点
は生じない。

【００９３】図３３と図３５を参照して、レジスト２６
０を除去する。図３６を参照して、筒型ストレージノー
ド１７０の外表面をキャパシタ絶縁膜１１２で被覆す
る。図３７を参照して、キャパシタ絶縁膜１１２を介在
させて、筒型ストレージノード１７０の外表面を覆うよ
うにセルプレート２２をシリコン基板１の上に形成す
る。図３８を参照して、セルプレート２２の上に層間絶
縁膜２３を形成する。

【００９４】図３９を参照して、層間絶縁膜２３の上に
配線層２４を形成する。その後、配線層２４を覆うよう
にシリコン基板１の上に保護膜２６を形成する。

【００９５】実施例３ 本実施例は、実施例１を、さらに改良させたものであ
る。

【００９６】実施例１では、図９と図１１を参照して、
シリコン窒化膜１４とシリコン基板１とのエッチング選
択比が小さいため、シリコン窒化膜１４をエッチング除
去してコンタクトホール１６を形成するときに、シリコ
ン窒化膜１４のエッチングと同時に、シリコン基板１を
もエッチングしてしまうことがあった。

【００９７】本実施例は、この点を改良したものであ
る。まず、図１〜図７に示す工程が行なわれる。

【００９８】次に、図４０を参照して、導電層６ｂに接
触するように、半導体基板１の上にＳｉＯ₂ 膜７７を形
成する。次に、図４１を参照して、ＳｉＯ₂ 膜７７の上
にシリコン窒化膜１４を形成する。

【００９９】図４２を参照して、ストレージノードコン
タクトホール１６を形成すべき部分の上に開口部１５ａ
を有するレジストパターン１５を半導体基板１の上に形
成する。

【０１００】図４２と図４３を参照して、レジストパタ
ーン１５をマスクにして、シリコン窒化膜１４を選択的
にエッチングする。このとき、シリコン窒化膜１４とＳ
ｉＯ₂ 膜７７とのエッチング選択比は大きいため、Ｓｉ
Ｏ₂ 膜７７はほとんどエッチングされない。ＳｉＯ₂ 膜
７７は半導体基板の表面がエッチングされるのを防止す
る。

【０１０１】図４４と図４５を参照して、ＳｉＯ₂ 膜７
７をエッチング除去し、導電層６ｂの表面を露出させ
る。その後、図１２〜図２５の工程を経て、筒型キャパ
シタを有する半導体記憶装置を得る。

【０１０２】実施例４ 本実施例は、この発明の他の実施例に係る、筒型キャパ
シタを有する半導体記憶装置の製造方法を示すものであ
る。

【０１０３】まず、図４６〜図５２に示す工程が行なわ
れる。図４６〜図５２に示す工程は、図１〜図７に示す
工程と同じであるので、相当する部分には同一参照符号
を付し、その説明を繰り返さない。

【０１０４】図５３を参照して、ソース・ドレイン層６
ｂに接続されるように、かつ第１の絶縁膜８ａ，８ｂ，
８ｃ，８ｄと第２の絶縁膜１２を覆うように、シリコン
基板１の上に第１の導体膜１７を形成する。本実施例が
実施例１と異なる点は、シリコン窒化膜を用いない点で
ある。

【０１０５】図５４を参照して、第１の導体膜１７の上
に層間絶縁膜１８を形成する。層間絶縁膜１８は、テト
ラエトキシシラン酸化膜で形成される。

【０１０６】図５５と図５６を参照して、レジストパタ
ーン１９を用いるフォトリソグラフィにより、層間絶縁
膜１８が、形成されるべき筒型ストレージノードのボト
ム導電部分の上にのみ残るように、層間絶縁膜１８をパ
ターニングする。

【０１０７】図５６と図５７を参照して、パターニング
された層間絶縁膜１８をマスクにして、第１の導体膜１
７を選択的にエッチングし、それによって、筒型ストレ
ージノードのボトム導電部分１７ｂを形成する。

【０１０８】図５８を参照して、ボトム導電部分１７ｂ
の端部と接続されるように、パターニングされた層間絶
縁膜１８中の開口部１８ａの内壁面を含む、層間絶縁膜
１８の外表面全面に第２の導体膜２０を被覆する。第２
の導体膜２０は、ポリシリコン、アモルファスシリコン
等で形成される。

【０１０９】図５８と図５９を参照して、層間絶縁膜１
８の表面を露出させるように、第２の導体膜２０をエッ
チバックする。

【０１１０】図６０を参照して、層間絶縁膜１８中に形
成されている開口部１８ａ内にレジスト２６０を埋込む
ように、シリコン基板１の上にレジスト２６０を形成す
る。

【０１１１】図６１を参照して、レジスト２６０をエッ
チバックして、開口部１８ａ内にのみレジスト２６０を
埋込む。

【０１１２】図６１と図６２を参照して、層間絶縁膜１
８をウエットエッチングにより除去する。このとき、レ
ジスト２６０が開口部１８ａ内に埋込まれているので、
エッチング液は、第１の絶縁膜８ａ，８ｂおよび第２の
絶縁膜１２に接触しない。したがって、第１の絶縁膜８
ａ，８ｂと第２の絶縁膜１２は、エッチングされない。

【０１１３】図６２と図６３を参照して、レジスト２６
０を除去する。これによって、筒型ストレージノード１
７０が形成される。

【０１１４】図６４を参照して、筒型ストレージノード
１７０の外表面をキャパシタ絶縁膜１１２で被覆する。
図６５を参照して、キャパシタ絶縁膜１１２を介在させ
て、筒型ストレージノード１７０の外表面を覆うよう
に、セルプレート２２をシリコン基板１の上に形成す
る。図６６を参照して、セルプレート２２の上に層間絶
縁膜２３を形成する。

【０１１５】図６７を参照して、層間絶縁膜２３の上に
配線層２４を形成する。その後、配線層２４を覆うよう
に、シリコン基板の上に保護膜２６を形成する。上述の
ような実施例によっても、筒型キャパシタを有する半導
体記憶装置を容易に製造することができる。

【０１１６】実施例５ 以上の実施例では、メモリセル部分における製造プロセ
スを示した。この実施例では、図６８を参照して、周辺
回路（センスリフレッシュアンプ）とメモリセルアレイ
との境界部分に、特に注目して、再度、本発明に係る製
造プロセスを説明する。

【０１１７】以下、図６８のＡ部分における断面図、す
なわち、Ｂ−Ｂ線に沿う断面図を用いて、その製造プロ
セスを説明する。

【０１１８】図６９に示す工程は図５５に示す工程と同
時に行なわれる工程であり、図７０に示す工程は図５６
に示す工程と同時に行なわれる工程であり、図７１と図
７２に示す工程は、図５７に示す工程とともに行なわれ
る工程であり、図７３に示す工程は図５８に示す工程と
同時に行なわれる工程であり、図７４に示す工程は図５
９に示す工程と同時に行なわれる工程であり、図７５に
示す工程は図６０および図６１に示す工程と同時に行な
われる工程であり、図７６は図６２に示す工程と同時に
行なわれる工程であり、図７７はレジストを除去する工
程である。

【０１１９】図６９を参照して、第１の導体膜１７を、
メモリセルと周辺回路とを分離する分離酸化膜２の上に
まで延びるように形成する。次に、第１の導体膜１７を
覆うように層間絶縁膜１８を形成する。次に、レジスト
が、形成される筒型ストレージノードのボトム導電部分
の上に存在し、かつ、フィールド酸化膜２の上に延びた
第１の導体膜１７の端部１７ｅの上に存在するようなパ
ターン形状を有するレジストパターン１９を、層間絶縁
膜１８の上に形成する。

【０１２０】図７０を参照して、レジストパターン１９
をマスクに用いて層間絶縁膜１８をエッチングする。第
１の導体膜１７は、このときエッチングストッパーの役
割をする。層間絶縁膜１８と絶縁膜８０はともにＳｉＯ
₂ ある。第１の導体膜の端部１７ｅは、絶縁膜８０がエ
ッチングされるのを防止するためのエッチングストッパ
しとての役割をする。

【０１２１】図７０と図７１を参照して、パターニング
された層間絶縁膜１８をマスクにして、第１の導体膜１
７を選択的にエッチングし、それによって、筒型ストレ
ージノードのボトム導電部分１７ｂと、第１の導体膜の
残渣１００を形成する。図７１と図７２を参照して、レ
ジストパターンを１９を除去する。

【０１２２】図７２と図７３を参照して、ボトム導電部
分１７ｂの端部かつ残渣１００の端部に接続されるよう
に、層間絶縁膜１８中の開口部１８ａの内壁面を含む、
層間絶縁膜１８の外表面全面に第２の導体膜２０を被覆
する。

【０１２３】図７３と図７４を参照して、層間絶縁膜１
８の表面を露出させるように、第２の導体膜２０をエッ
チバックする。これによって筒型ストレージノードの側
壁導電部分１７ａが形成される。また、残渣１０１も残
される。

【０１２４】図７５を参照して、残渣１００，１０１を
固定する層間絶縁膜１８の上に、レジスト２６０を形成
する。

【０１２５】図７５と図７６を参照して、レジスト２６
０をマスクにして、レジスト２６０で覆われなかった層
間絶縁膜１８を除去する。レジスト２６０を形成しない
と、残渣１００，１０１を固定する層間絶縁膜１８がウ
エットエッチングで除去されたとき、残渣１００，１０
１が剥れてゴミとなる。このゴミは、半導体記憶装置の
歩留低下を引起こし、問題が生じる。また、レジスト２
６０が存在しないと、周辺回路部に位置する層間絶縁膜
８０やフィールド酸化膜２もウエットエッチングで除去
され、素子が動作しなくなる。その後、図７７を参照し
て、レジスト２６０を除去する。

【０１２６】図７８を参照して、筒型ストレージノード
１７０の外表面をキャパシタ絶縁膜１１２で被覆する。
その後、キャパシタ絶縁膜１１２を介在させて、筒型ス
トレージノード１７０の外表面を覆うようにセルプレー
ト２２をシリコン基板１の上に形成する。セルプレート
２２の上に層間絶縁膜２３を形成する。層間絶縁膜２３
の上に配線層２４を形成する。配線層２４を覆うよう
に、シリコン基板１の上に保護膜２６を形成する。

【０１２７】実施例６ 図１０１は、この発明のさらに他の実施例にかかる半導
体記憶装置の断面図である。

【０１２８】当該装置は、その主表面に導電層６ａ，６
ｂ，６ｃ，６ｄが形成された半導体基板１を備える。半
導体基板１の上に、ワード線４ａ，４ｂ，４ｃ，４ｄと
ビット線１１が設けられている。半導体基板１の上に、
ワード線４ａ，４ｂ，４ｃ，４ｄおよびビット線１１を
覆うように、絶縁膜１２，８ａ，８ｂ，８ｃ，８ｄが設
けられている。絶縁膜１２，８ａ，８ｂ，８ｃ，８ｄの
所定の領域の上に、選択的に該絶縁膜１２，８ａ，８
ｂ，８ｃ，８ｄをエッチャントから保護するためのバリ
ア膜１４が設けられている。導電層６ｂには、筒型スト
レージノード１７０が電気的に接続されている。筒型ス
トレージノードは、コンタクトホール１６を通って導電
層６ｂに接触するように、かつバリア膜１４を介在させ
て絶縁膜８ｂ，８ｃ，１２の表面に沿って設けられたボ
トム導電部分１７ｂと、ボトム導電部分１７ｂの外周部
に連なって設けられ、上方向に向かって延びる側壁導電
部分１７ａと、該側壁導電部分１７ａの側壁面に設けら
れ、水平方向に枝状に延びる分枝状導電部分１７ａａと
からなる。当該装置は、さらに筒型ストレージノード１
７０の外表面を被覆するように設けられたキャパシタ絶
縁膜１１２を備える。キャパシタ絶縁膜１１２を介在さ
せて、筒型ストレージノード１７０の外表面を被覆する
ように、セルプレート２２が設けられている。セルプレ
ート２２の上に層間絶縁膜２３が設けられている。層間
絶縁膜２３の上に配線層２４が設けられる。配線層２４
を覆うように、半導体基板１の上に保護膜２６が形成さ
れている。

【０１２９】この実施例によると、水平方向に枝状に延
びる分枝状導電部分１７ａａの外表面の面積分だけ、キ
ャパシタ容量は、さらに増加する。

【０１３０】次に、図１０１に示す半導体記憶装置の製
造方法について説明する。図１０２〜図１２８は、図１
０１に示す半導体装置の製造方法の順序の各工程におけ
る半導体装置の部分断面図である。

【０１３１】図１０２を参照して、シリコン基板１の主
表面にＬＯＣＯＳ法を用いて、フィールド酸化膜２を形
成する。シリコン基板１の表面上に、ゲート酸化膜３を
形成する。ゲート酸化膜３の上に、ワードライン膜４と
層間絶縁膜５を順次形成する。

【０１３２】図１０３を参照して、フォトリソグラフィ
により、ワードライン膜４と層間絶縁膜５を選択的にエ
ッチングし、複数のワード線４ａ，４ｂ，４ｃ，４ｄを
形成する。この際、複数のワード線４ａ，４ｂ，４ｃ，
４ｄの上に、層間絶縁膜５ａ，５ｂ，５ｃ，５ｄが残さ
れる。

【０１３３】図１０４を参照して、ワード線４ａ，４
ｂ，４ｃ，４ｄを覆うように、シリコン基板１の上に絶
縁膜６０を形成する。

【０１３４】図１０４と図１０５を参照して、異方性エ
ッチングにより絶縁膜６０をエッチングし、ワード線４
ａ，４ｂ，４ｃ，４ｄの側壁にサイドウォールスペーサ
を形成する。これによって、ワード線４ａ，４ｂ，４
ｃ，４ｄは、第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄで覆
われる。第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄをマスク
として、シリコン基板１の主表面に不純物イオンを注入
し、それによって、シリコン基板１の主表面中にソース
・ドレイン領域６ａ，６ｂ，６ｃ，６ｄを形成する。

【０１３５】図１０６を参照して、第１の絶縁膜８ａ，
８ｂ，８ｃ，８ｄで覆われたワード線４ａ，４ｂ，４
ｃ，４ｄを覆うように絶縁膜９を形成する。絶縁膜９を
選択的にエッチングし、ビットラインコンタクトホール
１０を形成する。ビットラインコンタクトホール１０を
通ってソース・ドレイン領域６ｃに接触するように、シ
リコン基板１の上にビットライン膜と絶縁膜（ＴＥＯＳ
酸化膜）を順次形成する。

【０１３６】ビットライン膜と絶縁膜を選択的にパター
ニングすることによって、ビットライン１１を形成す
る。このとき、ビットライン１の上に絶縁膜１２が残
る。

【０１３７】図１０７を参照して、絶縁膜１２を備えた
ビットライン１１を覆うように、シリコン基板１の上に
絶縁膜１３を形成する。

【０１３８】図１０８を参照して、絶縁膜１３を異方性
エッチングすることにより、ビットライン１１の側壁に
サイドウォールスペーサ１３ｆ，１３ｇを形成する。こ
のとき第１の絶縁膜８ａ，８ｂ，８ｃ，８ｄの側壁に
も、絶縁膜１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，
１３ｈが残る。なお、以下の工程において、図面を簡略
化するために、絶縁膜１３ａ，１３ｂ，１３ｃ，１３
ｄ，１３ｅ，１３ｈは、それぞれ、第１の絶縁膜８ａ，
８ｂ，８ｃ，８ｄに一体化させて、図示する。

【０１３９】同様に、図面を簡単にするために、サイド
ウォールスペーサ１３ｆ，１３ｇも、絶縁膜１２に一体
化させて、図示する。

【０１４０】図１０９を参照して、シリコン基板１の上
にシリコン窒化膜１４を堆積する。図１１０と図１１１
（図１１１は、図１１０の平面図である）を参照して、
ストレージノードコンタクトホール１６の部分の上に開
口部１５ａを有する、レジストパターン１５を形成す
る。

【０１４１】図１１０と図１１２を参照して、レジスト
パターン１５をマスクとして、シリコン窒化膜１４を選
択的にエッチングする。このエッチングによって、ビッ
ト線１１およびワード線４ａ，４ｂ，４ｃ，４ｄの上に
シリコン窒化膜１４が残され、かつストレージノードコ
ンタクトホール１６が形成される。このときに、第１の
絶縁膜８ａ，８ｂ，８ｃ，８ｄの表面の一部が露出す
る。

【０１４２】図１１３を参照して、ソース・ドレイン層
６ｂに接続されるように、かつシリコン窒化膜１４によ
って選択的に保護された、第１の絶縁膜８ａ，８ｂ，８
ｃ，８ｄと第２の絶縁膜１２を覆うように、シリコン基
板１の上に第１の導体膜１７を形成する。

【０１４３】図１１４を参照して、第１の導体膜１７を
覆うように、シリコン基板１の上に、ＣＶＤ法によっ
て、ＴＥＯＳ酸化膜１８ａを形成する。ＴＥＯＳ酸化膜
１８ａの上に、スピン塗布法によって、ＳＯＧ膜１８ｂ
を堆積する。ＳＯＧ膜１８ｂの上に、ＴＥＯＳ酸化膜１
８ｃを形成する。ＴＥＯＳ酸化膜１８ａ，１８ｃとＳＯ
Ｇ膜１８ｂは、互いに弗酸に対するエッチングレートが
異なる。ＴＥＯＳ酸化膜１８ａとＳＯＧ膜１８ｂとＴＥ
ＯＳ酸化膜１８ｃで、層間絶縁膜１８が形成される。

【０１４４】図１１５と、図１１６（図１１５の平面
図）と、図１１７を参照して、レジストパターン１９を
用いるとリソグラフィにより、層間絶縁膜１８が、形成
されるべき筒型ストレージノードのボトム導電部分の上
にのみ残るように、該層間絶縁膜１８をパターニングす
る。

【０１４５】図１１７と図１１８を参照して、レジスト
１９を除去する。図１１９を参照して、層間絶縁膜１８
を弗酸で処理する。このとき、弗酸に対するエッチング
レートの早いＳＯＧ膜１８ｂは、横方向にエッチングさ
れ、層間絶縁膜１８の側壁面に凹部ができる。

【０１４６】図１２０を参照して、パターニングされた
層間絶縁膜１８をマスクにして、第１の導体膜１７を選
択的にエッチングし、それによって、ボトム導電部分１
７ｂを形成する。このエッチング時に、シリコン窒化膜
１４が第１の絶縁膜８と第２の絶縁膜１２の表面を覆っ
ているので、第１の絶縁膜８と第２の絶縁膜１２はエッ
チングされない。

【０１４７】図１２１を参照して、層間絶縁膜１８を弗
酸でさらにエッチングする。このエッチングによって、
弗酸に対するエッチングレートの早いＳＯＧ膜１８ｂの
端部は、図のように、さらに後退する。また、このエッ
チング時に、ＴＥＯＳ膜１８ａ，１８ｃも弗酸でエッチ
ングされるので、層間絶縁膜１８の側壁面全体が後退
し、ボトム導電部分１７ｂの端部の上表面が露出する。

【０１４８】図１２２を参照して、ボトム導電部分１７
ｂの端部と接続されるように、その側壁に凹部を有する
層間絶縁膜１８の外表面全面に、第２の導電膜２０を被
覆する。第２の導電膜２０は、ポリシリコンで形成され
る。図１２２と図１２３を参照して、第２の導電体２０
を、層間絶縁膜１８の表面が露出するまでエッチバック
する。

【０１４９】図１２３と図１２４を参照して、ＴＥＯＳ
膜１８ａ，１８ｃとＳＯＧ膜１８ｂを等方性エッチング
により、除去する。このとき、シリコン窒化膜１４は、
シリコン窒化膜１４の下に存在する、絶縁膜がエッチン
グされるのを、防止する。層間絶縁膜１８の除去によっ
て、水平方向に枝状に延びる分枝状導電部分１７ａａを
有する筒型ストレージノード１７０の側壁導電部分１７
ａが形成される。

【０１５０】図１２５を参照して、筒型ストレージノー
ド１７０の外表面をキャパシタ絶縁膜１１２で被覆す
る。

【０１５１】図１２６を参照して、キャパシタ絶縁膜１
１２を介在させて、筒型ストレージノード１７０の外表
面を覆うようにセルプレート２２をシリコン基板１の上
に形成する。

【０１５２】図１２７を参照して、セルプレート２２の
上に層間絶縁膜２３を形成する。図１２８を参照して、
層間絶縁膜２３の上に配線層２４を形成する。配線層２
４を覆うように、シリコン基板１の上に保護膜２６を形
成する。

【０１５３】上述の工程によって、少ない占有面積で、
キャパシタ容量を十分に確保することできる筒型キャパ
シタを有する、半導体記憶装置が形成できる。

【０１５４】実施例７ 図１２９は、この発明の第７の実施例にかかる半導体記
憶装置の断面図である。

【０１５５】図１２９を参照して、当該装置は、その主
表面に導電層６ａ，６ｂ，６ｃ，６ｄが形成された半導
体基板１を備える。半導体基板１の上にワード線４ａ，
４ｂ，４ｃ，４ｄとビット線１１が形成されている。半
導体基板１の上にワード線４ａ，４ｂ，４ｃ，４ｄおよ
びビット線１１を覆うように、絶縁膜１２，８ａ，８
ｂ，８ｃ，８ｄが設けられている。絶縁膜１２，８ａ，
８ｂ，８ｃ，８ｄの所定の領域上に選択的に、絶縁膜１
２，８ａ，８ｂ，８ｃ，８ｄをエッチャントから保護す
るためのバリア膜１４が設けられている。導電層６ｂに
は、筒型ストレージノード１７０が電気的に接続されて
いる。筒型ストレージノード１７０は、コンタクトホー
ル１６を通って導電層６ｂに接触するように、かつ、そ
の下面部分がバリア膜１４の表面から所定の距離を隔て
ながら、絶縁膜（８ａ，８ｂ，８ｃ，８ｄ）の表面に沿
って延びるボトム導電部分１７ｂと、該ボトム導電部分
１７ｂの外周部に連なって設けられ、上方に向かって延
びる側壁導電部分１７ａと、該側壁導電部分１７ａの側
壁面に設けられ、水平方向に枝状に延びる分枝状導電部
分１７ａａと、からなる。当該装置は、さらに、上記ボ
トム導電部分１７ｂの下面部分を含む、ストレージノー
ド１７０の外表面を被覆するように設けられたキャパシ
タ絶縁膜１１２を備える。キャパシタ絶縁膜１１２を介
在させて、筒型ストレージノード１７０の外表面を被覆
するように、セルプレート２２が設けられている。セル
プレート２２の上に、層間絶縁膜２３が設けられてい
る。層間絶縁膜２３の上に配線層２４が形成される。配
線層２４を覆うように、半導体基板１の上に保護膜２６
が形成されている。

【０１５６】この実施例によると、ボトム導電部分１７
ｂの下面部分も、キャパシタ容量に関与しているため、
キャパシタ容量がさらに増大する。

【０１５７】図１３０〜図１４６は、図１２９に示す半
導体記憶装置の製造方法の順序の各工程における半導体
装置の部分断面図である。実施例６と同様の方法で、図
１３０に示す半導体装置まで形成する。

【０１５８】図１３１を参照して、シリコン基板１の上
にシリコン窒化膜１４を堆積する。シリコン窒化膜１４
の上に、弗酸に可溶な絶縁膜であるＴＥＯＳ酸化膜１４
ｂを堆積する。

【０１５９】図１３２を参照して、ストレージノードコ
ンタクトホール１６の部分の上に開口部１５ａを有する
レジストパターン１５を形成する。

【０１６０】図１３２と図１３３を参照して、レジスト
パターン１５をマスクにして、シリコン窒化膜１４とＴ
ＥＯＳ酸化膜１４ｂを選択的にエッチングする。

【０１６１】図１３４を参照して、ソース・ドレイン層
６ｂに接続されるように、シリコン基板１の上に第１の
導体膜１７を形成する。

【０１６２】第１の導電体１７の上に、層間絶縁膜１８
の下層部を構成するＴＥＯＳ酸化膜１８ａと、ＴＥＯＳ
酸化膜１８ａよりも、弗酸に対するエッチングレートが
早いＳＯＧ膜１８ｂと、ＴＥＯＳ酸化膜１８ｃが順次積
層されてなる層間絶縁膜１８を形成する。

【０１６３】図１３６と図１３７を参照して、レジスト
パターン１９を用いるフォトリソグラフィにより、層間
絶縁膜１８が、形成されるべき筒型ストレージノードの
ボトム導電部分の上にのみ残るように、層間絶縁膜１８
をパターニングする。

【０１６４】図１３６と図１３７を参照して、その後、
レジスト１９を除去する。図１３７と図１３８を参照し
て、層間絶縁膜１８を弗酸で処理することにより、弗酸
に対するエッチングレートの早いＳＯＧ膜１８ｂの端部
を後退させる。

【０１６５】図１３９を参照して、パターニングされた
層間絶縁膜１８をマスクにして、第１の導体膜１７を選
択的にエッチングし、それによって、ボトム導電部分１
７ｂを形成する。

【０１６６】図１４０を参照して、層間絶縁膜１８をさ
らに弗酸で処理し、弗酸に対するエッチングレートの早
いＳＯＧ膜１８ｂの端部をさらに後退させる。このと
き、ＴＥＯＳ膜１８ａ，１８ｃも弗酸によってエッチン
グされるので、ボトム導電部分１７ｂの端部の上表面が
露出する。

【０１６７】図１４１を参照して、ボトム導電部分１７
ｂの端部に接続されるように、絶縁膜（１４ｂ，１８
ａ，１８ｂ，１８ｃ）の外表面全面に、第２の導電膜２
０を被覆する。第２の導電膜２０はポリシリコンで形成
される。

【０１６８】図１４１と図１４２を参照して、第２の導
電膜２０を、ＴＥＯＳ酸化膜１８ｃの表面が露出するま
で、エッチバックする。

【０１６９】図１４２と図１４３を参照して、弗酸を用
いる等方性エッチングにより、層間絶縁膜１８とＴＥＯ
Ｓ膜１４ｂを除去する。このエッチングによって、その
側壁面に水平方向に枝状に延びる分枝状導電部分１７ａ
ａを有する、筒型ストレージノードの側壁部１７ａが形
成されると同時に、ボトム導電部分１７ｂの下面部が露
出する。

【０１７０】図１４４を参照して、ボトム導電部分１７
ｂの下面部を含むストレージノード１７０の外表面をキ
ャパシタ絶縁膜１１２で被覆する。

【０１７１】図１４５を参照して、キャパシタ絶縁膜１
１２を介在させて、筒型ストレージノード１７０の外表
面を覆うようにセルプレート２２をシリコン基板１の上
に形成する。

【０１７２】図１４６を参照して、セルプレート２２の
上に層間絶縁膜２３を形成する。図１４６を参照して、
層間絶縁膜２３の上に配線層２４を形成する。配線層２
４を覆うように、シリコン基板１の上に保護膜２６を形
成する。

【０１７３】

【発明の効果】以上説明したとおり、この発明の第１の
局面に従う筒型キャパシタを有する半導体記憶装置によ
れば、層間絶縁膜の所定の領域の上に選択的に、該層間
絶縁膜をエッチャントから保護するためのバリア膜が形
成されているので、エッチバックの終点の検出が容易な
方法で、製造できる。それゆえ、実現容易な、筒型キャ
パシタを有する半導体記憶装置となる。

【０１７４】この発明の第２の局面に従う半導体記憶装
置によれば、水平方向に枝状に延びる分枝状導電部分の
外表面の面積分だけ、キャパシタ容量が、さらに増加す
る。その結果、信頼性の高い半導体記憶装置になるとい
う効果を奏する。

【０１７５】この発明の第３の局面に従う半導体記憶装
置によれば、ボトム導電部分の下面部分も、キャパシタ
容量に関与しているため、キャパシタ容量がさらに増大
する。その結果、信頼性の高い半導体記憶装置になる。

【０１７６】この発明の第４の局面に従う、筒型キャパ
シタを有する半導体記憶装置の製造方法によれば、第２
の導体膜をエッチバックし、層間絶縁膜の表面を露出さ
せる。この工程は、筒型ストレージノードの側壁導電部
分を形成するための必須の工程である。このエッチバッ
クの終点の検出は、面積比の変化が大きいため、容易と
なる。ひいては、筒型キャパシタを有する半導体記憶装
置を容易に製造できるようになる。

【０１７７】この発明の第５の局面に従う、筒型キャパ
シタを有する半導体記憶装置の製造方法によれば、層間
絶縁膜中に形成されている開口部にレジストを埋込むの
で、たとえエッチングストッパーであるバリア膜がオー
バーエッチングにより除去されたとしても、このレジス
トがエッチングのストッパーの役割をする。ひいては、
信頼性の高い半導体記憶装置が得られる。

【０１７８】この発明の第６の局面に従う筒型キャパシ
タを有する半導体記憶装置の製造方法によれば、層間絶
縁膜中に形成されている開口部にレジストを埋込むの
で、このレジストがビット線の上の第２の絶縁膜を保護
する。ひいては、信頼性の高い半導体記憶装置が得られ
る。

【０１７９】この発明の第７の局面に従う製造方法によ
れば、半導体基板とシリコン窒化膜との間にＳｉＯ₂ 膜
を形成するので、シリコン窒化膜をエッチングし、それ
によってコンタクトホールを形成する時に、半導体基板
がエッチングされるのが防止される。

【０１８０】この発明の第８の局面に従う製造方法によ
れば、水平方向に枝状に延びる分枝状導電部分の外表面
の面積分だけ、キャパシタ容量が増加した半導体記憶装
置が得られる。

【０１８１】この発明の第９の局面に従う半導体記憶装
置の製造方法によれば、ボトム導電部分の下面部分を、
キャパシタ容量に関与した半導体記憶装置が得られる。

【０１８２】その結果、信頼性の高い半導体記憶装置が
得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る製造方法の第１
の工程における半導体記憶装置の部分断面図である。

【図２】この発明の第１の実施例に係る製造方法の第２
の工程における半導体記憶装置の部分断面図である。

【図３】この発明の第１の実施例に係る製造方法の第３
の工程における半導体記憶装置の部分断面図である。

【図４】この発明の第１の実施例に係る製造方法の第４
の工程における半導体記憶装置の部分断面図である。

【図５】この発明の第１の実施例に係る製造方法の第５
の工程における半導体記憶装置の部分断面図である。

【図６】この発明の第１の実施例に係る製造方法の第６
の工程における半導体記憶装置の部分断面図である。

【図７】この発明の第１の実施例に係る製造方法の第７
の工程における半導体記憶装置の部分断面図である。

【図８】この発明の第１の実施例に係る製造方法の第８
の工程における半導体記憶装置の部分断面図である。

【図９】この発明の第１の実施例に係る製造方法の第９
の工程における半導体記憶装置の部分断面図である。

【図１０】図９の平面図である。

【図１１】（ａ）は、この発明の第１の実施例に係る製
造方法の第１０の工程における半導体記憶装置の部分断
面図である。（ｂ）は、（ａ）の平面図である。

【図１２】この発明の第１の実施例に係る製造方法の第
１１の工程における半導体記憶装置の部分断面図であ
る。

【図１３】この発明の第１の実施例に係る製造方法の第
１２の工程における半導体記憶装置の部分断面図であ
る。

【図１４】この発明の第１の実施例に係る製造方法の第
１３の工程における半導体記憶装置の部分断面図であ
る。

【図１５】図１４の平面図である。

【図１６】この発明の第１の実施例に係る製造方法の第
１４の工程における半導体記憶装置の部分断面図であ
る。

【図１７】この発明の第１の実施例に係る製造方法の第
１５の工程における半導体記憶装置の部分断面図であ
る。

【図１８】この発明の第１の実施例に係る製造方法の第
１６の工程における半導体記憶装置の部分断面図であ
る。

【図１９】この発明の第１の実施例に係る製造方法の第
１７の工程における半導体記憶装置の部分断面図であ
る。

【図２０】図１９におけるＢ−Ｂ線に沿う断面図であ
る。

【図２１】この発明の第１の実施例に係る製造方法の第
１８の工程における半導体記憶装置の部分断面図であ
る。

【図２２】この発明の第１の実施例に係る製造方法の第
１９の工程における半導体記憶装置の部分断面図であ
る。

【図２３】この発明の第１の実施例に係る製造方法の第
２０の工程における半導体記憶装置の部分断面図であ
る。

【図２４】この発明の第１の実施例に係る製造方法の第
２１の工程における半導体記憶装置の部分断面図であ
る。

【図２５】この発明の第１の実施例に係る製造方法の第
２２の工程における半導体記憶装置の部分断面図であ
る。

【図２６】図１７のＢ−Ｂ線に沿う断面図であり、
（ａ）は正常な状態の装置の断面図であり、（ｂ）はシ
リコン窒化膜がオーバーエッチによって消滅した場合
の、装置の断面図である。

【図２７】図２１のＢ−Ｂ線に沿う断面図であり、シリ
コン窒化膜が消滅したときの問題点を示した図である。

【図２８】（ａ）は、図１０に相当する図であり、マス
ク合せのずれが原因で、レジストパターンがずれて形成
された状態を示した図である。（ｂ）は、図１５に相当
する図であり、マスク合せのずれが原因で、レジストパ
ターンがずれて形成された状態を示した図である。

【図２９】（ａ）は、図１９および図２８（ａ）におけ
るＢ−Ｂ線に沿う断面図であり、シリコン窒化膜が部分
的に除去された状態が示されている。（ｂ）は、図１９
および図２８（ｂ）におけるＣ−Ｃ線に沿う断面図であ
り、シリコン窒化膜が部分的に除去された状態が示され
ている。

【図３０】（ａ）は、図２１のＢ−Ｂ線に沿う断面図で
あり、シリコン窒化膜が部分的に除去されたときの問題
点を示した図である。（ｂ）は、シリコン窒化膜が部分
的に除去されたときの問題点を示した図であり、図２１
のＣ−Ｃ線に沿う断面図である。

【図３１】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
１の工程における半導体記憶装置の部分断面図である。

【図３２】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
２の工程における半導体記憶装置の部分断面図である。

【図３３】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
３の工程における半導体記憶装置の部分断面図である。

【図３４】（ａ）は、図３３のＢ−Ｂ線沿う断面図であ
る。（ｂ）は、図３３のＣ−Ｃ線に沿う断面図である。

【図３５】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
４の工程における半導体記憶装置の部分断面図である。

【図３６】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
５の工程における半導体記憶装置の部分断面図である。

【図３７】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
６の工程における半導体記憶装置の部分断面図である。

【図３８】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
７の工程における半導体記憶装置の部分断面図である。

【図３９】この発明の第２の実施例に係る製造方法を示
すものであり、図１〜図１９に示す工程に加えられる第
８の工程における半導体記憶装置の部分断面図である。

【図４０】この発明の第３の実施例に係る製造方法を示
すものであり、図１〜図７に示す工程に加えられる第１
の工程における半導体記憶装置の部分断面図である。

【図４１】この発明の第３の実施例に係る製造方法を示
すものであり、図１〜図７に示す工程に加えられる第２
の工程における半導体記憶装置の部分断面図である。

【図４２】この発明の第３の実施例に係る製造方法を示
すものであり、図１〜図７に示す工程に加えられる第３
の工程における半導体記憶装置の部分断面図である。

【図４３】この発明の第３の実施例に係る製造方法を示
すものであり、図１〜図７に示す工程に加えられる第４
の工程における半導体記憶装置の部分断面図である。

【図４４】この発明の第３の実施例に係る製造方法を示
すものであり、図１〜図７に示す工程に加えられる第５
の工程における半導体記憶装置の部分断面図である。

【図４５】この発明の第３の実施例に係る製造方法を示
すものであり、図１〜図７に示す工程に加えられる第６
の工程における半導体記憶装置の部分断面図である。

【図４６】この発明の第４の実施例に係る製造方法の第
１の工程における半導体記憶装置の部分断面図である。

【図４７】この発明の第４の実施例に係る製造方法の第
２の工程における半導体記憶装置の部分断面図である。

【図４８】この発明の第４の実施例に係る製造方法の第
３の工程における半導体記憶装置の部分断面図である。

【図４９】この発明の第４の実施例に係る製造方法の第
４の工程における半導体記憶装置の部分断面図である。

【図５０】この発明の第４の実施例に係る製造方法の第
５の工程における半導体記憶装置の部分断面図である。

【図５１】この発明の第４の実施例に係る製造方法の第
６の工程における半導体記憶装置の部分断面図である。

【図５２】この発明の第４の実施例に係る製造方法の第
７の工程における半導体記憶装置の部分断面図である。

【図５３】この発明の第４の実施例に係る製造方法の第
８の工程における半導体記憶装置の部分断面図である。

【図５４】この発明の第４の実施例に係る製造方法の第
９の工程における半導体記憶装置の部分断面図である。

【図５５】この発明の第４の実施例に係る製造方法の第
１０の工程における半導体記憶装置の部分断面図であ
る。

【図５６】この発明の第４の実施例に係る製造方法の第
１１の工程における半導体記憶装置の部分断面図であ
る。

【図５７】この発明の第４の実施例に係る製造方法の第
１２の工程における半導体記憶装置の部分断面図であ
る。

【図５８】この発明の第４の実施例に係る製造方法の第
１３の工程における半導体記憶装置の部分断面図であ
る。

【図５９】この発明の第４の実施例に係る製造方法の第
１４の工程における半導体記憶装置の部分断面図であ
る。

【図６０】この発明の第４の実施例に係る製造方法の第
１５の工程における半導体記憶装置の部分断面図であ
る。

【図６１】この発明の第４の実施例に係る製造方法の第
１６の工程における半導体記憶装置の部分断面図であ
る。

【図６２】この発明の第４の実施例に係る製造方法の第
１７の工程における半導体記憶装置の部分断面図であ
る。

【図６３】この発明の第４の実施例に係る製造方法の第
１８の工程における半導体記憶装置の部分断面図であ
る。

【図６４】この発明の第４の実施例に係る製造方法の第
１９の工程における半導体記憶装置の部分断面図であ
る。

【図６５】この発明の第４の実施例に係る製造方法の第
２０の工程における半導体記憶装置の部分断面図であ
る。

【図６６】この発明の第４の実施例に係る製造方法の第
２１の工程における半導体記憶装置の部分断面図であ
る。

【図６７】この発明の第４の実施例に係る製造方法の第
２２の工程における半導体記憶装置の部分断面図であ
る。

【図６８】この発明の第５の実施例に係る方法を説明す
るための前提となる図である。

【図６９】この発明の第５の実施例に係る製造方法の要
部の第１の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７０】この発明の第５の実施例に係る製造方法の要
部の第２の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７１】この発明の第５の実施例に係る製造方法の要
部の第３の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７２】この発明の第５の実施例に係る製造方法の要
部の第４の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７３】この発明の第５の実施例に係る製造方法の要
部の第５の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７４】この発明の第５の実施例に係る製造方法の要
部の第６の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７５】この発明の第５の実施例に係る製造方法の要
部の第７の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７６】この発明の第５の実施例に係る製造方法の要
部の第８の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７７】この発明の第５の実施例に係る製造方法の要
部の第９の工程における、半導体記憶装置の周辺回路部
の断面図である。

【図７８】この発明の第５の実施例に係る製造方法の要
部の第１０の工程における、半導体記憶装置の周辺回路
部の断面図である。

【図７９】従来のＤＲＡＭのブロック図である。

【図８０】従来のＤＲＡＭのメモリセルの等価回路図で
ある。

【図８１】従来のＤＲＡＭのスタックトタイプキャパシ
タを備えたメモリセルの断面図である。

【図８２】この発明に関連のある先行技術のメモリセル
アレイの平面図である。

【図８３】図８２におけるＡ−Ａ線に沿う断面図であ
る。

【図８４】図８３に示すメモリセルの製造方法の第１の
工程における、半導体記憶装置の部分断面図である。

【図８５】図８３に示すメモリセルの製造方法の第２の
工程における、半導体記憶装置の部分断面図である。

【図８６】図８３に示すメモリセルの製造方法の第３の
工程における、半導体記憶装置の部分断面図である。

【図８７】図８３に示すメモリセルの製造方法の第４の
工程における、半導体記憶装置の部分断面図である。

【図８８】図８３に示すメモリセルの製造方法の第５の
工程における、半導体記憶装置の部分断面図である。

【図８９】図８３に示すメモリセルの製造方法の第６の
工程における、半導体記憶装置の部分断面図である。

【図９０】図８３に示すメモリセルの製造方法の第７の
工程における、半導体記憶装置の部分断面図である。

【図９１】図８３に示すメモリセルの製造方法の第８の
工程における、半導体記憶装置の部分断面図である。

【図９２】図８３に示すメモリセルの製造方法の第９の
工程における、半導体記憶装置の部分断面図である。

【図９３】図８３に示すメモリセルの製造方法の第１０
の工程における、半導体記憶装置の部分断面図である。

【図９４】図８３に示すメモリセルの製造方法の第１１
の工程における、半導体記憶装置の部分断面図である。

【図９５】図８３に示すメモリセルの製造方法の第１２
の工程における、半導体記憶装置の部分断面図である。

【図９６】図８３に示すメモリセルの製造方法の第１３
の工程における、半導体記憶装置の部分断面図である。

【図９７】図８３に示すメモリセルの製造方法の第１４
の工程における、半導体記憶装置の部分断面図である。

【図９８】図８３に示すメモリセルの製造方法の第１５
の工程における、半導体記憶装置の部分断面図である。

【図９９】図８３に示す半導体記憶装置の製造が実現容
易でない理由を示す図である。

【図１００】本発明の実施例に係る製造方法が実現容易
である理由を示す図である。

【図１０１】本発明の実施例６に係る半導体記憶装置の
断面図である。

【図１０２】実施例６に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の部分断面図である。

【図１０３】実施例６に係る半導体記憶装置の製造方法
の第２の工程における半導体装置の部分断面図である。

【図１０４】実施例６に係る半導体記憶装置の製造方法
の第３の工程における半導体装置の部分断面図である。

【図１０５】実施例６に係る半導体記憶装置の製造方法
の第４の工程における半導体装置の部分断面図である。

【図１０６】実施例６に係る半導体記憶装置の製造方法
の第５の工程における半導体装置の部分断面図である。

【図１０７】実施例６に係る半導体記憶装置の製造方法
の第６の工程における半導体装置の部分断面図である。

【図１０８】実施例６に係る半導体記憶装置の製造方法
の第７の工程における半導体装置の部分断面図である。

【図１０９】実施例６に係る半導体記憶装置の製造方法
の第８の工程における半導体装置の部分断面図である。

【図１１０】実施例６に係る半導体記憶装置の製造方法
の第９の工程における半導体装置の部分断面図である。

【図１１１】図１１０に示す半導体記憶装置の平面図で
ある。

【図１１２】実施例６に係る半導体記憶装置の製造方法
の第１０の工程における半導体装置の部分断面図であ
る。

【図１１３】実施例６に係る半導体記憶装置の製造方法
の第１１の工程における半導体装置の部分断面図であ
る。

【図１１４】実施例６に係る半導体記憶装置の製造方法
の第１２の工程における半導体装置の部分断面図であ
る。

【図１１５】実施例６に係る半導体記憶装置の製造方法
の第１３の工程における半導体装置の部分断面図であ
る。

【図１１６】図１１５に示す半導体記憶装置の平面図で
ある。

【図１１７】実施例６に係る半導体記憶装置の製造方法
の第１４の工程における半導体装置の部分断面図であ
る。

【図１１８】実施例６に係る半導体記憶装置の製造方法
の第１５の工程における半導体装置の部分断面図であ
る。

【図１１９】実施例６に係る半導体記憶装置の製造方法
の第１６の工程における半導体装置の部分断面図であ
る。

【図１２０】実施例６に係る半導体記憶装置の製造方法
の第１７の工程における半導体装置の部分断面図であ
る。

【図１２１】実施例６に係る半導体記憶装置の製造方法
の第１８の工程における半導体装置の部分断面図であ
る。

【図１２２】実施例６に係る半導体記憶装置の製造方法
の第１９の工程における半導体装置の部分断面図であ
る。

【図１２３】実施例６に係る半導体記憶装置の製造方法
の第２０の工程における半導体装置の部分断面図であ
る。

【図１２４】実施例６に係る半導体記憶装置の製造方法
の第２１の工程における半導体装置の部分断面図であ
る。

【図１２５】実施例６に係る半導体記憶装置の製造方法
の第２２の工程における半導体装置の部分断面図であ
る。

【図１２６】実施例６に係る半導体記憶装置の製造方法
の第２３の工程における半導体装置の部分断面図であ
る。

【図１２７】実施例６に係る半導体記憶装置の製造方法
の第２４の工程における半導体装置の部分断面図であ
る。

【図１２８】実施例６に係る半導体記憶装置の製造方法
の第２５の工程における半導体装置の部分断面図であ
る。

【図１２９】本発明の実施例７に係る半導体記憶装置の
断面図である。

【図１３０】実施例７に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の部分断面図である。

【図１３１】実施例７に係る半導体記憶装置の製造方法
の第２の工程における半導体装置の部分断面図である。

【図１３２】実施例７に係る半導体記憶装置の製造方法
の第３の工程における半導体装置の部分断面図である。

【図１３３】実施例７に係る半導体記憶装置の製造方法
の第４の工程における半導体装置の部分断面図である。

【図１３４】実施例７に係る半導体記憶装置の製造方法
の第５の工程における半導体装置の部分断面図である。

【図１３５】実施例７に係る半導体記憶装置の製造方法
の第６の工程における半導体装置の部分断面図である。

【図１３６】実施例７に係る半導体記憶装置の製造方法
の第７の工程における半導体装置の部分断面図である。

【図１３７】実施例７に係る半導体記憶装置の製造方法
の第８の工程における半導体装置の部分断面図である。

【図１３８】実施例７に係る半導体記憶装置の製造方法
の第９の工程における半導体装置の部分断面図である。

【図１３９】実施例７に係る半導体記憶装置の製造方法
の第１０の工程における半導体装置の部分断面図であ
る。

【図１４０】実施例７に係る半導体記憶装置の製造方法
の第１１の工程における半導体装置の部分断面図であ
る。

【図１４１】実施例７に係る半導体記憶装置の製造方法
の第１２の工程における半導体装置の部分断面図であ
る。

【図１４２】実施例７に係る半導体記憶装置の製造方法
の第１３の工程における半導体装置の部分断面図であ
る。

【図１４３】実施例７に係る半導体記憶装置の製造方法
の第１４の工程における半導体装置の部分断面図であ
る。

【図１４４】実施例７に係る半導体記憶装置の製造方法
の第１５の工程における半導体装置の部分断面図であ
る。

【図１４５】実施例７に係る半導体記憶装置の製造方法
の第１６の工程における半導体装置の部分断面図であ
る。

【図１４６】実施例７に係る半導体記憶装置の製造方法
の第１７の工程における半導体装置の部分断面図であ
る。

【符号の説明】

１ シリコン基板 ４ａ，４ｂ，４ｃ，４ｄ ワード線 ８ａ，８ｂ，８ｃ，８ｄ 第１の絶縁膜 １１ ビット線 １２ 第２の絶縁膜 １４ バリア膜 ２２ セルプレート ２３ 層間絶縁膜 ２４ 配線 ２６ 保護膜 １１２ キャパシタ絶縁膜 １７０ 筒型ストレージノード １７ａ 筒型ストレージノードの側壁導電部分 １７ｂ 筒型ストレージノードのボトム導電部分

───────────────────────────────────────────────────── フロントページの続き (72)発明者 蜂須賀 敦司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 その主表面に導電層が形成された半導体
   基板と、 前記半導体基板の上に形成されたワード線とビット線
   と、 前記ワード線およびビット線を覆うように前記半導体基
   板の上に設けられた絶縁膜と、 前記絶縁膜中に設けられ、前記導電層の一部を露出させ
   るためのコンタクトホールと、 前記絶縁膜の所定の領域の上に選択的に設けられ、該絶
   縁膜をエッチャントから保護するためのバリア膜と、 前記導電層に電気的に接続されるストレージノードと、
   を備え、 前記ストレージノードは、前記コンタクトホールを通っ
   て前記導電層に接触するように、かつ前記バリア膜を介
   在させて前記絶縁膜の表面に沿って設けられたボトム導
   電部分と、前記ボトム導電部分の外周部に連なって設け
   られ、上方に向かって延びる側壁導電部分と、からな
   り、 当該装置は、さらに前記ストレージノードの外表面を被
   覆するように設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
   ドの外表面を被覆するように設けられたセルプレートと
   を備えた、筒型キャパシタを有する半導体記憶装置。
2. 【請求項２】 筒型のキャパシタを有する半導体記憶装
   置であって、 その主表面に導電層が形成された半導体基板と、 前記半導体基板の上に形成されたワード線とビット線
   と、 前記ワード線およびビット線を覆うように設けられた層
   間絶縁膜と、 前記層間絶縁膜中に設けられ、前記導電層の一部を露出
   させるためのコンタクトホールと、 前記層間絶縁膜の上に設けられ、該層間絶縁膜をエッチ
   ャントから保護するためのバリア膜と、 前記導電層に電気的に接続されるストレージノードと、
   を備え、 前記ストレージノードは、前記コンタクトホールを通っ
   て前記導電層に接触するように、かつ前記バアリ膜を介
   在させて前記絶縁膜の表面に沿って設けられたボトム導
   電部分と、前記ボトム導電部分の外周部に連なって設け
   られ、上方向に向かって延びる側壁導電部分と、該側壁
   導電部分の側壁面に設けられ、水平方向に枝状に延びる
   分枝状導電部分と、からなり、 当該装置は、前記ストレージノードの外表面を被覆する
   ように設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
   ドの外表面を被覆するように設けられたセルプレートを
   備えた、筒型キャパシタを有する半導体記憶装置。
3. 【請求項３】 その主表面に導電層が形成された半導体
   基板と、 前記半導体基板の上に形成されたワード線とビット線
   と、 前記ワード線およびビット線を覆うように設けられた層
   間絶縁膜と、 前記層間絶縁膜中に設けられ、前記導電層の一部を露出
   させるためのコンタクトホールと、 前記絶縁膜の所定の領域の上に選択的に設けられ、該絶
   縁膜をエッチャントから保護するためのバリア膜と、 前記導電層に電気的に接続されるストレージノードと、
   を備え、 前記ストレージノードは、前記コンタクトホールを通っ
   て前記導電層に接触するように、かつ、その下面部分が
   前記バリア膜の表面から所定の距離を隔てながら、前記
   絶縁膜の表面に沿って延びるボトム導電部分と、前記ボ
   トム導電部分の外周部に連なって設けられ、上方向に向
   かって延びる側壁導電部分と、該側壁導電部分の側壁面
   に設けられ、水平方向に枝状に延びる分枝状導電部分
   と、からなり、 当該装置は、さらに、前記ストレージノードの前記下面
   部分を含む、前記ストレージノードの外表面を被覆する
   ように設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
   ドの外表面を被覆するように設けられたセルプレート
   と、を備えた筒型キャパシタを有する半導体記憶装置。
4. 【請求項４】 筒型のキャパシタを有する半導体記憶装
   置の製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線を第１の絶縁膜で覆う工程と、 前記半導体基板の主表面に、前記キャパシタが電気的に
   接続される導電層を形成する工程と、 前記ワード線と交差するビット線を前記半導体基板の上
   に形成する工程と、 前記ビット線を第２の絶縁膜で覆う工程と、 前記第１および第２の絶縁膜の所定の領域を、これらの
   絶縁膜を、後に行なわれる処理から保護するためのバリ
   ア膜で覆う工程と、 前記導電層に接続されるように、かつ前記第１および第
   ２の絶縁膜を覆うように、前記半導体基板の上に第１の
   導体膜を形成する工程と、 前記第１の導体膜の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜が、形成されるべき筒型ストレージノー
   ドのボトム導電部分の上にのみ残るように、該層間絶縁
   膜をパターニングする工程と、 パターニングされた前記層間絶縁膜をマスクにして、前
   記第１の導体膜を選択的にエッチングし、それによって
   前記筒型ストレージノードのボトム導電部分を形成する
   工程と、 前記ボトム導電部分の端部と接続されるように、パター
   ニングされた前記層間絶縁膜中の開口部の内壁面を含
   む、前記層間絶縁膜の外表面全面に第２の導体膜を被覆
   する工程と、 前記第２の導体膜をエッチバックし、前記層間絶縁膜の
   表面を露出させる工程と、 前記層間絶縁膜をエッチング除去し、それによって筒型
   ストレージノードの側壁導電部分を形成する工程と、 前記筒型ストレージノードの外表面をキャパシタ絶縁膜
   で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記筒型ストレー
   ジノードの外表面を覆うようにセルプレートを前記半導
   体基板の上に形成する工程と、を備えた、筒型キャパシ
   タを有する半導体記憶装置の製造方法。
5. 【請求項５】 筒型のキャパシタを有する半導体記憶装
   置の製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線を第１の絶縁膜で覆う工程と、 前記半導体基板の主表面に、前記キャパシタが電気的に
   接続される導電層を形成する工程と、 前記ワード線と交差するビット線を前記半導体基板の上
   に形成する工程と、 前記ビット線を第２の絶縁膜で覆う工程と、 前記第１および第２の絶縁膜の所定の領域を、これらの
   絶縁膜を後に行なわれる処理から保護するためのバリア
   膜で覆う工程と、 前記導電層に接続されるように、かつ前記第１および第
   ２の絶縁膜を覆うように、前記半導体基板の上に第１の
   導体膜を形成する工程と、 前記第１の導体膜の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜が、形成されるべき筒型ストレージノー
   ドのボトム導電部分の上にのみ残るように、該層間絶縁
   膜をパターニングする工程と、 パターニングされた前記層間絶縁膜をマスクにして、前
   記第１の導体膜を選択的にエッチングし、それによって
   前記筒型ストレージノードのボトム導電部分を形成する
   工程と、 前記ボトム導電部分の端部と接続されるように、パター
   ニングされた前記層間絶縁膜中の開口部の内壁面を含
   む、前記層間絶縁膜の外表面全面に第２の導体膜を被覆
   する工程と、 前記第２の導体膜をエッチバックし、前記層間絶縁膜の
   表面を露出させる工程と、 前記層間絶縁膜中に形成されている開口部にレジストを
   埋込む工程と、 前記層間絶縁膜をエッチング除去し、その後前記レジス
   トを除去し、それによって前記筒型ストレージノードの
   側壁導電部分を形成する工程と、 前記筒型ストレージノードの外表面をキャパシタ絶縁膜
   で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
   ードの外表面を覆うようにセルプレートを前記半導体基
   板の上に形成する工程と、を備えた、筒型キャパシタを
   有する半導体記憶装置の製造方法。
6. 【請求項６】 筒型のキャパシタを有する半導体記憶装
   置の製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線を第１の絶縁膜で覆う工程と、 前記半導体基板の主表面に、前記キャパシタが電気的に
   接続される導電層を形成する工程と、 前記ワード線と交差するビット線を前記半導体基板の上
   に形成する工程と、 前記ビット線を第２の絶縁膜で覆う工程と、 前記導電層に接続されるように、かつ前記第１および第
   ２の絶縁膜を覆うように前記半導体基板の上に第１の導
   体膜を形成する工程と、 前記第１の導体膜の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜が、形成されるべき筒型ストレージノー
   ドのボトム導電部分の上にのみ残るように、該層間絶縁
   膜をパターニングする工程と、 パターニングされた前記層間絶縁膜をマスクにして前記
   第１の導体膜を選択的にエッチングし、それによって前
   記筒型ストレージノードのボトム導電部分を形成する工
   程と、 前記ボトム導電部分の端部と接続されるように、パター
   ニングされた前記層間絶縁膜中の開口部の内壁面を含
   む、前記層間絶縁膜の外表面全面に第２の導体膜を被覆
   する工程と、 前記第２の導体膜をエッチバックし、前記層間絶縁膜の
   表面を露出させる工程と、 前記層間絶縁膜中に形成されている開口部にレジストを
   埋込む工程と、 前記層間絶縁膜をエッチング除去し、その後前記レジス
   トを除去し、それによって、前記筒型ストレージノード
   の側壁導電部分を形成する工程と、 前記筒型ストレージノードの外表面をキャパシタ絶縁膜
   で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
   ードの外表面を覆うように、セルプレートを前記半導体
   基板の上に形成する工程と、を備えた、筒型キャパシタ
   を有する半導体記憶装置の製造方法。
7. 【請求項７】 筒型のキャパシタを有する半導体記憶装
   置製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線を第１の絶縁膜で覆う工程と、 前記半導体基板の主表面に、前記キャパシタが電気的に
   接続される導電層を形成する工程と、 前記ワード線と交差するビット線を前記半導体基板の上
   に形成する工程と、 前記ビット線を第２の絶縁膜で覆う工程と、 前記導電層に接触するように前記半導体基板の上にＳｉ
   Ｏ₂ 膜を形成する工程と、 前記ＳｉＯ₂ 膜を介在させて、前記第１および第２の絶
   縁膜の所定の領域を、これらの絶縁膜を、後に行なわれ
   る処理から保護するためのシリコン窒化膜で覆う工程
   と、 前記ＳｉＯ₂ 膜を選択的に除去し、それによって前記導
   電層の表面を露出させる工程と、 前記導電層に接続されるように、かつ前記第１および第
   ２の絶縁膜を覆うように前記半導体基板の上に第１の導
   体膜を形成する工程と、 前記第１の導体膜の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜が、形成されるべき筒型ストレージノー
   ドのボトム導電部分の上にのみ残るように、該層間絶縁
   膜をパターニングする工程と、 パターニングされた前記層間絶縁膜をマスクにして、前
   記第１の導体膜を選択的にエッチングし、それによって
   前記筒型ストレージノードのボトム導電部分を形成する
   工程と、 前記ボトム導電部分の端部と接続されるように、パター
   ニングされた前記層間絶縁膜中の開口部の内壁面を含
   む、前記層間絶縁膜の外表面全面に第２の導体膜を被覆
   する工程と、 前記第２の導体膜をエッチバックし、前記層間絶縁膜の
   表面を露出させる工程と、 前記層間絶縁膜をエッチング除去し、それによって前記
   筒型ストレージノードの側壁導電部分を形成する工程
   と、 前記筒型ストレージノードの外表面をキャパシタ絶縁膜
   で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
   ードの外表面を覆うようにセルプレートを前記半導体基
   板の上に形成する工程と、を備えた、筒型キャパシタを
   有する半導体記憶装置の製造方法。
8. 【請求項８】 筒型のキャパシタを有する半導体記憶装
   置の製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線を第１の絶縁膜で覆う工程と、 前記半導体基板の主表面に、前記キャパシタが電気的に
   接続される導電層を形成する工程と、 前記ワード線と交差するビット線を前記半導体基板の上
   に形成する工程と、 前記ビット線を第２の絶縁膜で覆う工程と、 前記第１および第２の絶縁膜を、これらの絶縁膜を、後
   に行なわれる処理から保護するためのバリア膜で覆う工
   程と、 前記導電層に接続されるように、かつ前記第１および第
   ２の絶縁膜を覆うように、前記半導体基板の上に第１の
   導体膜を形成する工程と、 前記第１の導体膜の上に、層間絶縁膜の下層部を構成す
   る下層絶縁膜と、前記下層絶縁膜よりも、弗酸に対する
   エッチングレートの速い中層絶縁膜と、前記中層絶縁膜
   よりも、弗酸に対するエッチングレートが遅い上層絶縁
   膜とが順次積層されてなる層間絶縁膜を形成する工程
   と、 前記層間絶縁膜が形成されるべき筒型ストレージノード
   のボトム導電部分の上にのみ残るように、該層間絶縁膜
   をパターニングする工程と、 パターニングされた前記層間絶縁膜を弗酸で処理し、そ
   れによって、前記中層絶縁膜の端部を後退させる工程
   と、 前記層間絶縁膜をマスクにして、前記第１の導体膜を選
   択的にエッチングし、それによって、前記筒型ストレー
   ジノードのボトム導電部分を形成する工程と、 前記ボトム導電部分の端部の上表面を露出させるよう
   に、前記層間絶縁膜を弗酸でエッチングする工程と、 前記ボトム導電部分の前記端部の上表面と接続されるよ
   うに、パターニングされた前記層間絶縁膜中の開口部分
   の内壁面を含む、前記層間絶縁膜の外表面全面に第２の
   導体膜を被覆する工程と、 前記第２の導体膜をエッチバックし、前記層間絶縁膜の
   表面を露出させる工程と、 前記層間絶縁膜をエッチング除去し、それによって、そ
   の側壁面に、水平方向に枝状に延びる分枝状導電部分を
   有する、前記筒型ストレージノードの側壁部分を形成す
   る工程と、 前記筒型ストレージノードの外表面をキャパシタ絶縁膜
   で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記筒型ストレー
   ジノードの外表面を覆うようにセルプレートを前記半導
   体基板の上に形成する工程と、を備えた筒型キャパシタ
   を有する半導体記憶装置の製造方法。
9. 【請求項９】 半導体基板の上にワード線を形成する工
   程と、 前記ワード線を第１の絶縁膜で覆う工程と、 前記半導体基板の主表面に、前記キャパシタが電気的に
   接続される導電層を形成する工程と、 前記ワード線と交差するビット線を前記半導体基板の上
   に形成する工程と、 前記ビット線を第２の絶縁膜で覆う工程と、 前記第１および第２の絶縁膜を、これらの絶縁膜を、後
   に行なわれる処理から保護するためのバリア膜で覆う工
   程と、 前記バリア膜の上に、弗酸に可溶な材料からなる絶縁膜
   を堆積する工程と、 前記導電層に接続されるように、かつ前記第１および第
   ２の絶縁膜を覆うように前記半導体基板の上に第１の導
   体膜を形成する工程と、 前記第１の導体膜の上に、層間絶縁膜の下層部を構成す
   る下層絶縁膜と、前記下層絶縁膜よりも、弗酸に対する
   エッチングレートが速い中層絶縁膜と、前記中層絶縁膜
   よりも、弗酸に対するエッチングレートが遅い上層絶縁
   膜とが順次、積層されてなる層間絶縁膜を形成する工程
   と、 前記層間絶縁膜が、形成されるべき筒型ストレージノー
   ドのボトム導電部分の上にのみ残るように、前記層間絶
   縁膜をパターニングする工程と、 パターニングされた前記層間絶縁膜を弗酸で処理し、そ
   れによって、前記中層絶縁膜の端部を後退させる工程
   と、 前記層間絶縁膜をマスクにして、前記第１の導体膜を選
   択的にエッチングし、それによって、前記筒型ストレー
   ジノードのボトム導電部分を形成する工程と、 前記ボトム導電部分の端部の上表面を露出させるよう
   に、前記層間絶縁膜を弗酸でエッチングする工程と、 前記ボトム導電部分の端部と接続されるように、パター
   ニングされた前記層間絶縁膜中の開口部の内壁面を含
   む、前記層間絶縁膜の外表面全面に第２の導体膜を被覆
   する工程と、 前記第２の導体膜をエッチバックし、前記層間絶縁膜の
   表面を露出させる工程と、 前記層間絶縁膜と、弗酸に可溶な前記絶縁膜をエッチン
   グ除去し、それによって、その側壁面に水平方向に枝状
   に延びる分枝状導電部分を有する筒型ストレージノード
   の側壁部分を形成し、かつ、前記ボトム導電部分の下面
   部を露出させる工程と、 前記ボトム導電部分の下面部を含む前記ストレージノー
   ドの外表面をキャパシタ絶縁膜で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記筒型ストレー
   ジノードの外表面を覆うようにセルプレートを前記半導
   体基板の上に形成する工程と、を備えた筒型キャパシタ
   を有する半導体記憶装置の製造方法。