JP2790110B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体装置のキャパシタ電極の形成
方法に関する。
方法に関し、特に、半導体装置のキャパシタ電極の形成
方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で、記憶情報の任意
な入出力が可能なものに、ＤＲＡＭがある。ここで、こ
のＤＲＡＭのメモリセルは、１個のトランスファトラン
ジスタと、１個のキャパシタとからなるものが、構造的
に簡単であり、半導体の高集積化に最も適するものとし
て、広く用いられている。
な入出力が可能なものに、ＤＲＡＭがある。ここで、こ
のＤＲＡＭのメモリセルは、１個のトランスファトラン
ジスタと、１個のキャパシタとからなるものが、構造的
に簡単であり、半導体の高集積化に最も適するものとし
て、広く用いられている。
【０００３】この様なメモリセルのキャパシタでは、半
導体デバイスの更なる高集積化に伴い、３次元構造のも
のが、開発され、使用されてきている。このキャパシタ
の３次元化は次のような理由による。半導体素子の微細
化及び高密度化に伴い、キャパシタの占有面積の縮小化
が必須となっている。しかし、ＤＲＡＭの安定動作、及
び信頼性の確保の為には、一定以上の容量値が必要とさ
れる。そこで、キャパシタの電極を平面構造から３次元
構造に変えて、縮小した占有面積のなかでキャパシタ電
極の表面積を拡大することが必要となる。
導体デバイスの更なる高集積化に伴い、３次元構造のも
のが、開発され、使用されてきている。このキャパシタ
の３次元化は次のような理由による。半導体素子の微細
化及び高密度化に伴い、キャパシタの占有面積の縮小化
が必須となっている。しかし、ＤＲＡＭの安定動作、及
び信頼性の確保の為には、一定以上の容量値が必要とさ
れる。そこで、キャパシタの電極を平面構造から３次元
構造に変えて、縮小した占有面積のなかでキャパシタ電
極の表面積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタには、スタック構造のものとトレンチ構造の
ものがある。これらの構造には、それぞれ一長一短があ
るが、スタック構造のものはアルファー線の入射あるい
は回路等からのノイズに対する耐性が高く、比較的容量
の小さい場合でも安定動作する。このために、半導体素
子の設計基準が０．１５μｍ程度となる１ギガビットＤ
ＲＡＭにおいても、スタック構造のキャパシタは有効で
あると考えられている。しかし、単純なスタック構造の
キャパシタでは、２５６メガビットＤＲＡＭで約０．８
μｍ、１ギガビットＤＲＡＭでは１．２μｍを超える電
極高さが必要となると予測されており、現実的ではな
い。これは、大きな段差は配線の断線を引き起こしやす
く、またリソグラフィー技術における被写界深度にも限
界があるからであり、電極高さの抑制に対する要求も強
い。
キャパシタには、スタック構造のものとトレンチ構造の
ものがある。これらの構造には、それぞれ一長一短があ
るが、スタック構造のものはアルファー線の入射あるい
は回路等からのノイズに対する耐性が高く、比較的容量
の小さい場合でも安定動作する。このために、半導体素
子の設計基準が０．１５μｍ程度となる１ギガビットＤ
ＲＡＭにおいても、スタック構造のキャパシタは有効で
あると考えられている。しかし、単純なスタック構造の
キャパシタでは、２５６メガビットＤＲＡＭで約０．８
μｍ、１ギガビットＤＲＡＭでは１．２μｍを超える電
極高さが必要となると予測されており、現実的ではな
い。これは、大きな段差は配線の断線を引き起こしやす
く、またリソグラフィー技術における被写界深度にも限
界があるからであり、電極高さの抑制に対する要求も強
い。
【０００５】そこで、このスタック構造のキャパシタ
（以下スタック型のキャパシタと呼称する）の一種とし
て、シリンダ型と呼ばれる構造が注目されている。例え
ば、特開平５−１３６３７１号公報や、特開平６−２９
４６３号公報においてキャパシタの下部電極をシリンダ
構造にし、表面積を増加させようとする提案がなされて
いる。
（以下スタック型のキャパシタと呼称する）の一種とし
て、シリンダ型と呼ばれる構造が注目されている。例え
ば、特開平５−１３６３７１号公報や、特開平６−２９
４６３号公報においてキャパシタの下部電極をシリンダ
構造にし、表面積を増加させようとする提案がなされて
いる。
【０００６】以下図面を参照して、従来のシリンダ型キ
ャパシタの下部電極の形成方法について説明する。
ャパシタの下部電極の形成方法について説明する。
【０００７】図６（ａ）に模式的に示す様に、例えばＰ
型のシリコン基板１の表面に素子分離絶縁膜であるフィ
ールド酸化膜２を形成する。そして、メモリセルのトラ
ンジスタのゲート電極３（ワード線を兼ねる）、Ｎ+ 型
のソース・ドレイン領域となる容量用拡散層４とビット
線用拡散層５を形成する。次に、ゲート電極（ワード
線）３を被覆する層間絶縁膜６−１をシリコン酸化膜等
で形成し、ビット線コンタクトプラグ９をビット線用拡
散層領域５に形成する。そして、ビット線コンタクトプ
ラグ９に電気的に接続するビット線８を配設し、さら
に、このビット線を被覆するように、層間絶縁膜６−２
を堆積させる。
型のシリコン基板１の表面に素子分離絶縁膜であるフィ
ールド酸化膜２を形成する。そして、メモリセルのトラ
ンジスタのゲート電極３（ワード線を兼ねる）、Ｎ+ 型
のソース・ドレイン領域となる容量用拡散層４とビット
線用拡散層５を形成する。次に、ゲート電極（ワード
線）３を被覆する層間絶縁膜６−１をシリコン酸化膜等
で形成し、ビット線コンタクトプラグ９をビット線用拡
散層領域５に形成する。そして、ビット線コンタクトプ
ラグ９に電気的に接続するビット線８を配設し、さら
に、このビット線を被覆するように、層間絶縁膜６−２
を堆積させる。
【０００８】次に、層間絶縁膜６−２上に積層するスト
ッパ膜７を形成する。ここで、このストッパ膜７は窒化
シリコン膜で構成される。
ッパ膜７を形成する。ここで、このストッパ膜７は窒化
シリコン膜で構成される。
【０００９】次に、前述の容量拡散層４上にコンタクト
孔１０を開口し、キャパシタの情報蓄積電極（下部電
極）の一部となる第１のシリコン膜１１を公知のＣＶＤ
法により形成し、さらにスペーサ膜１２を形成する。こ
こで、このスペーサ膜１２には、公知のＣＶＤ法により
成膜された酸化シリコン膜が用いられる。これは後に行
うスペーサ膜１２の除去工程においてストッパ膜７とエ
ッチングの選択比がとれるようにする為である。
孔１０を開口し、キャパシタの情報蓄積電極（下部電
極）の一部となる第１のシリコン膜１１を公知のＣＶＤ
法により形成し、さらにスペーサ膜１２を形成する。こ
こで、このスペーサ膜１２には、公知のＣＶＤ法により
成膜された酸化シリコン膜が用いられる。これは後に行
うスペーサ膜１２の除去工程においてストッパ膜７とエ
ッチングの選択比がとれるようにする為である。
【００１０】次に、公知のリソグラフィー技術を用い
て、フォトレジストを塗布，露光，現像して、所望の形
状にパターニングしてフォトレジスト膜１３を形成す
る。
て、フォトレジストを塗布，露光，現像して、所望の形
状にパターニングしてフォトレジスト膜１３を形成す
る。
【００１１】次に、図６（ｂ）に示すように、公知のＲ
ＩＥ（リアクティブ・イオン・エッチング）技術等を用
いて、すでにパターニング済のフォトレジスト膜１３を
マスクとして異方性のドライエッチングを行い、スペー
サ膜１２と第１のシリコン膜１１を一緒にパターニング
する。これには、酸化シリコンからなるスペーサ膜１２
を先ずＣＦ4 とＣＨＦ3 等を主成分とする混合ガスを用
いてエッチングし、続いてガス系をＣｌ2 とＨＢｒを主
成分とする混合ガスに切り換えて第１シリコン膜１１の
エッチングを行う。スペーサ膜１２をエッチングする時
に、エッチングの進行とともにスペーサ膜１２の開口側
壁にはフロロカーボン系の重合体からなる附着物１４が
同時に堆積し、側壁からのエッチングの進行を防ぎ、異
方性のエッチングが可能となる。附着物１４の膜厚は１
０〜２０ｎｍあり、附着物１４を含めた寸法で第１のシ
リコン膜１１をエッチングする為に、スペーサ膜１２ａ
と第１シリコン膜１１ａに寸法差が生じる。
ＩＥ（リアクティブ・イオン・エッチング）技術等を用
いて、すでにパターニング済のフォトレジスト膜１３を
マスクとして異方性のドライエッチングを行い、スペー
サ膜１２と第１のシリコン膜１１を一緒にパターニング
する。これには、酸化シリコンからなるスペーサ膜１２
を先ずＣＦ4 とＣＨＦ3 等を主成分とする混合ガスを用
いてエッチングし、続いてガス系をＣｌ2 とＨＢｒを主
成分とする混合ガスに切り換えて第１シリコン膜１１の
エッチングを行う。スペーサ膜１２をエッチングする時
に、エッチングの進行とともにスペーサ膜１２の開口側
壁にはフロロカーボン系の重合体からなる附着物１４が
同時に堆積し、側壁からのエッチングの進行を防ぎ、異
方性のエッチングが可能となる。附着物１４の膜厚は１
０〜２０ｎｍあり、附着物１４を含めた寸法で第１のシ
リコン膜１１をエッチングする為に、スペーサ膜１２ａ
と第１シリコン膜１１ａに寸法差が生じる。
【００１２】次に、図７（ａ）に示す様に、フォトレジ
スト膜を除去する。しかし、これらのフォトレジスト膜
を除去する工程において、フォトレジスト膜だけでな
く、第１のシリコン膜１１ａが１〜２ｎｍ、スペーサ膜
１２ａが１０〜３０ｎｍそれぞれエッチングされてしま
うので、スペーサ１２ｂと第１シリコン膜１１ｂの寸法
差は、さらに拡大される。
スト膜を除去する。しかし、これらのフォトレジスト膜
を除去する工程において、フォトレジスト膜だけでな
く、第１のシリコン膜１１ａが１〜２ｎｍ、スペーサ膜
１２ａが１０〜３０ｎｍそれぞれエッチングされてしま
うので、スペーサ１２ｂと第１シリコン膜１１ｂの寸法
差は、さらに拡大される。
【００１３】つぎに図７（ｂ）に示す様に、第２のシリ
コン膜１５をＣＶＤ法により形成する。
コン膜１５をＣＶＤ法により形成する。
【００１４】つぎに、図８（ａ）に示すように、公知の
ＲＩＥ（リアクティブ・イオン・エッチング）技術等を
用いて、異方性のドライエッチングを行い、パターニン
グされたスペーサ１２ｂと第１のシリコン膜１１ｂの周
囲に第２のシリコン膜１５ａをサイドウォール状に残
す。エッチングにはＣｌ2 とＨＢｒを主成分とする混合
ガスが用いられる。
ＲＩＥ（リアクティブ・イオン・エッチング）技術等を
用いて、異方性のドライエッチングを行い、パターニン
グされたスペーサ１２ｂと第１のシリコン膜１１ｂの周
囲に第２のシリコン膜１５ａをサイドウォール状に残
す。エッチングにはＣｌ2 とＨＢｒを主成分とする混合
ガスが用いられる。
【００１５】つぎに、図８（ｂ）に示す様に、スペーサ
１２ｂを弗化水素溶液で選択的に除去する。
１２ｂを弗化水素溶液で選択的に除去する。
【００１６】つぎに、砒素，燐等の不純物を第１のシリ
コン膜１１ｂ、第２のシリコン膜１５ｂに導入して、導
電性を向上させることによってキャパシタの情報蓄積電
極（台座部（１１ｂ）と側壁部（１５ｂ）とでなる下部
電極）の形成を終る。次に、図示しない誘電体膜を形成
し、対向電極を形成してキャパシタが形成される。
コン膜１１ｂ、第２のシリコン膜１５ｂに導入して、導
電性を向上させることによってキャパシタの情報蓄積電
極（台座部（１１ｂ）と側壁部（１５ｂ）とでなる下部
電極）の形成を終る。次に、図示しない誘電体膜を形成
し、対向電極を形成してキャパシタが形成される。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
技術ではスペーサ膜１２ａのパターニング後、フォトレ
ジスト膜１３と、附着物１４を除去する前に、第１のシ
リコン膜１１をパターニングするので、図６（ｂ）に示
すように、スペーサ膜１２ａと第１のシリコン膜１１ａ
に寸法差が生じ、その後のフォトレジスト膜１３の除去
工程等でさらにスペーサ膜１２ｂと第１シリコン膜１１
ｂの寸法差が大きくなってしまう。
技術ではスペーサ膜１２ａのパターニング後、フォトレ
ジスト膜１３と、附着物１４を除去する前に、第１のシ
リコン膜１１をパターニングするので、図６（ｂ）に示
すように、スペーサ膜１２ａと第１のシリコン膜１１ａ
に寸法差が生じ、その後のフォトレジスト膜１３の除去
工程等でさらにスペーサ膜１２ｂと第１シリコン膜１１
ｂの寸法差が大きくなってしまう。
【００１８】この寸法差ｂ（図８（ｂ））が大きいと、
２点鎖線の円で囲まれた部分Ａの機械的強度が不十分と
なり、洗浄工程において破壊され、歩留まりの劣化を引
き起こすという問題があった。
２点鎖線の円で囲まれた部分Ａの機械的強度が不十分と
なり、洗浄工程において破壊され、歩留まりの劣化を引
き起こすという問題があった。
【００１９】また、これを避ける為に、第２のシリコン
膜１５の膜厚ｃを厚くすると、隣あう情報蓄積電極間の
距離ｄが狭くなり、今度は部分Ｂで短絡を引き起こし、
やはり歩留まりの低下をもたらす。
膜１５の膜厚ｃを厚くすると、隣あう情報蓄積電極間の
距離ｄが狭くなり、今度は部分Ｂで短絡を引き起こし、
やはり歩留まりの低下をもたらす。
【００２０】そこで、第２のシリコン膜１５の膜厚ｃを
厚くしつつ、隣あう情報蓄積電極間の距離ｄを広くとる
方法が考えられるが、情報蓄積電極のピッチａ＋ｅは設
計上一定に保たなければならず、またａ＝２ｃ＋ｄの関
係がある為に、ｅを小さくしなければならない。する
と、情報蓄積電極が全体に小さくなり、表面積を効果的
に増大させることができなくなる。
厚くしつつ、隣あう情報蓄積電極間の距離ｄを広くとる
方法が考えられるが、情報蓄積電極のピッチａ＋ｅは設
計上一定に保たなければならず、またａ＝２ｃ＋ｄの関
係がある為に、ｅを小さくしなければならない。する
と、情報蓄積電極が全体に小さくなり、表面積を効果的
に増大させることができなくなる。
【００２１】さらに、スペーサ１２ｂと第１のシリコン
膜１１ｂ（下部電極の台座部）の寸法差ｂを抑制するに
は、フォトレジスト膜の除去工程や、洗浄工程によるエ
ッチング量が少ないものをストッパ膜や、スペーサ膜と
して用いなければならず材料の選択の幅を制限してしま
う。
膜１１ｂ（下部電極の台座部）の寸法差ｂを抑制するに
は、フォトレジスト膜の除去工程や、洗浄工程によるエ
ッチング量が少ないものをストッパ膜や、スペーサ膜と
して用いなければならず材料の選択の幅を制限してしま
う。
【００２２】例えば、ＢＰＳＧ膜は８００℃以上の熱処
理により、図９に示すように、段差部において良好なフ
ロー形状が得られることが知られており、第２のシリコ
ン膜のエッチバック時に段差部で発生しやすいシリコン
残りを防止できるという利点を有している。メモリセル
領域以外の例えば周辺回路部などで段差部で良好なフロ
ー形状が得られない場合、図１０に示すように、シリコ
ン残り１５ｃが発生し、スペーサ膜を弗化水素水溶液な
どでエッチング除去するときに、同時にシリコンの微小
片１５ｃが剥げ落ちて、パーティクルの発生原因とな
る。これは、歩留まりの劣化に直結するので、スペーサ
膜にＢＰＳＧ膜を使用することは歩留まり向上に有効で
ある。
理により、図９に示すように、段差部において良好なフ
ロー形状が得られることが知られており、第２のシリコ
ン膜のエッチバック時に段差部で発生しやすいシリコン
残りを防止できるという利点を有している。メモリセル
領域以外の例えば周辺回路部などで段差部で良好なフロ
ー形状が得られない場合、図１０に示すように、シリコ
ン残り１５ｃが発生し、スペーサ膜を弗化水素水溶液な
どでエッチング除去するときに、同時にシリコンの微小
片１５ｃが剥げ落ちて、パーティクルの発生原因とな
る。これは、歩留まりの劣化に直結するので、スペーサ
膜にＢＰＳＧ膜を使用することは歩留まり向上に有効で
ある。
【００２３】しかしＢＰＳＧ膜は、フォトレジスト膜除
去工程や洗浄工程でのエッチング量が大きく、スペーサ
膜と第１シリコン膜の寸法差ｂをさらに拡大するので、
従来技術では使用することが困難であった。
去工程や洗浄工程でのエッチング量が大きく、スペーサ
膜と第１シリコン膜の寸法差ｂをさらに拡大するので、
従来技術では使用することが困難であった。
【００２４】本発明の第１の目的は、スペーサ膜と下部
電極の台座部の寸法差を抑えることにより機械的強度の
不足を招かず、かつ容量値を効果的かつ高歩留りに増加
させることのできるシリンダ型キャパシタを有する半導
体装置の製造方法を提供することにある。
電極の台座部の寸法差を抑えることにより機械的強度の
不足を招かず、かつ容量値を効果的かつ高歩留りに増加
させることのできるシリンダ型キャパシタを有する半導
体装置の製造方法を提供することにある。
【００２５】さらに本発明の第２の目的は、フォトレジ
スト除去工程や洗浄工程でのエッチング量が大きくて従
来技術では使用することが困難であった材料を使用可能
にし、スペーサ膜や、ストッパ膜の材料選択の自由度を
上げ、より高い歩留まりのプロセス設計を可能とするシ
リンダ型キャパシタを有する半導体装置の製造方法を提
供することにある。
スト除去工程や洗浄工程でのエッチング量が大きくて従
来技術では使用することが困難であった材料を使用可能
にし、スペーサ膜や、ストッパ膜の材料選択の自由度を
上げ、より高い歩留まりのプロセス設計を可能とするシ
リンダ型キャパシタを有する半導体装置の製造方法を提
供することにある。
【００２６】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、ＭＯＳトランジスタを形成した
半導体基板上に窒化シリコン膜を堆積する工程と、前記
窒化シリコン膜を貫通して前記半導体基板に達するコン
タクトホールを形成する工程と、前記コンタクトホール
を埋めて前記窒化シリコン膜を被覆する第１の導電膜を
形成した後、ＢＰＳＧ膜もしくはＰＳＧ膜からなる絶縁
膜を堆積する工程と、前記絶縁膜を形成した後、熱処理
を行なう工程と、前記コンタクトホール上方で前記絶縁
膜を被覆するレジスト膜を選択的に形成する工程と、前
記レジスト膜をマスクとして前記絶縁膜を反応性イオン
エッチングにより前記第１の導電膜と選択的に除去する
のにエッチングの進行とともに該レジスト膜及び既エッ
チング分の該絶縁膜の側壁に反応生成物を付着させつつ
第１の異方性エッチングを行なう手段を使用する工程
と、前記レジスト膜及び附着物を除去した後、残された
前記絶縁膜でなるスペーサをマスクとして前記第１の導
電膜をエッチングして前記窒化シリコン膜を露出させる
工程と、第２の導電膜を全面に堆積した後第２の異方性
エッチングを行なって前記スペーサ及びその下部に残さ
れている第１の導電膜でなる第１の電極側面に接触する
第２の電極を形成する工程と、加熱燐酸水溶液又はフッ
酸水溶液で前記スペーサを除去することにより第１の電
極及び第２の電極でなるキャパシタ下部電極を形成する
工程とを有するというものである。
造方法の第１の態様は、ＭＯＳトランジスタを形成した
半導体基板上に窒化シリコン膜を堆積する工程と、前記
窒化シリコン膜を貫通して前記半導体基板に達するコン
タクトホールを形成する工程と、前記コンタクトホール
を埋めて前記窒化シリコン膜を被覆する第１の導電膜を
形成した後、ＢＰＳＧ膜もしくはＰＳＧ膜からなる絶縁
膜を堆積する工程と、前記絶縁膜を形成した後、熱処理
を行なう工程と、前記コンタクトホール上方で前記絶縁
膜を被覆するレジスト膜を選択的に形成する工程と、前
記レジスト膜をマスクとして前記絶縁膜を反応性イオン
エッチングにより前記第１の導電膜と選択的に除去する
のにエッチングの進行とともに該レジスト膜及び既エッ
チング分の該絶縁膜の側壁に反応生成物を付着させつつ
第１の異方性エッチングを行なう手段を使用する工程
と、前記レジスト膜及び附着物を除去した後、残された
前記絶縁膜でなるスペーサをマスクとして前記第１の導
電膜をエッチングして前記窒化シリコン膜を露出させる
工程と、第２の導電膜を全面に堆積した後第２の異方性
エッチングを行なって前記スペーサ及びその下部に残さ
れている第１の導電膜でなる第１の電極側面に接触する
第２の電極を形成する工程と、加熱燐酸水溶液又はフッ
酸水溶液で前記スペーサを除去することにより第１の電
極及び第２の電極でなるキャパシタ下部電極を形成する
工程とを有するというものである。
【００２７】好ましくは、前記第１の導電膜及び第２の
導電膜はいずれもポリシリコン膜もしくはアモルファス
シリコン膜である。
導電膜はいずれもポリシリコン膜もしくはアモルファス
シリコン膜である。
【００２８】本発明の半導体装置の製造方法の第２の態
様は、ＭＯＳトランジスタを形成した半導体基板上に不
純物を含有させないＮＳＧ膜を堆積する工程と、前記Ｎ
ＳＧ膜を貫通して前記半導体基板に達するコンタクトホ
ールを形成する工程と、前記コンタクトホールを埋めて
前記ＮＳＧ膜を被覆する第１の導電膜を形成した後、Ｂ
ＰＳＧ膜もしくはＰＳＧ膜からなる絶縁膜を堆積する工
程と、前記絶縁膜を形成した後、熱処理を行なう工程
と、前記コンタクトホール上方で前記絶縁膜を被覆する
レジスト膜を選択的に形成する工程と、前記レジスト膜
をマスクとして前記絶縁膜を反応性イオンエッチングに
より前記第１の導電膜と選択的に除去するのにエッチン
グの進行とともに該レジスト膜及び既エッチング分の該
絶縁膜の側壁に反応生成物を付着させつつ第１の異方性
エッチングを行なう手段を使用する工程と、前記レジス
ト膜及び附着物を除去した後、残された前記絶縁膜でな
るスペーサをマスクとして前記第１の導電膜をエッチン
グして前記ＮＳＧ膜を露出させる工程と、第２の導電膜
を全面に堆積した後第２の異方性エッチングを行なって
前記スペーサ及びその下部に残されている第１の導電膜
でなる第１の電極側面に接触する第２の電極を形成する
工程と、加熱燐酸水溶液又はフッ酸水溶液で前記スペー
サを除去することにより第１の電極及び第２の電極でな
るキャパシタ下部電極を形成する工程とを有するもので
ある。
様は、ＭＯＳトランジスタを形成した半導体基板上に不
純物を含有させないＮＳＧ膜を堆積する工程と、前記Ｎ
ＳＧ膜を貫通して前記半導体基板に達するコンタクトホ
ールを形成する工程と、前記コンタクトホールを埋めて
前記ＮＳＧ膜を被覆する第１の導電膜を形成した後、Ｂ
ＰＳＧ膜もしくはＰＳＧ膜からなる絶縁膜を堆積する工
程と、前記絶縁膜を形成した後、熱処理を行なう工程
と、前記コンタクトホール上方で前記絶縁膜を被覆する
レジスト膜を選択的に形成する工程と、前記レジスト膜
をマスクとして前記絶縁膜を反応性イオンエッチングに
より前記第１の導電膜と選択的に除去するのにエッチン
グの進行とともに該レジスト膜及び既エッチング分の該
絶縁膜の側壁に反応生成物を付着させつつ第１の異方性
エッチングを行なう手段を使用する工程と、前記レジス
ト膜及び附着物を除去した後、残された前記絶縁膜でな
るスペーサをマスクとして前記第１の導電膜をエッチン
グして前記ＮＳＧ膜を露出させる工程と、第２の導電膜
を全面に堆積した後第２の異方性エッチングを行なって
前記スペーサ及びその下部に残されている第１の導電膜
でなる第１の電極側面に接触する第２の電極を形成する
工程と、加熱燐酸水溶液又はフッ酸水溶液で前記スペー
サを除去することにより第１の電極及び第２の電極でな
るキャパシタ下部電極を形成する工程とを有するもので
ある。
【００２９】好ましくは、前記第１の導電膜及び第２の
導電膜はいずれもポリシリコン膜もしくはアモルファス
シリコン膜である。
導電膜はいずれもポリシリコン膜もしくはアモルファス
シリコン膜である。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【発明の実施の形態】次に本発明の実施の形態の説明に
先だって、本発明の関連技術について説明する。
先だって、本発明の関連技術について説明する。
【００３７】図１（ａ）に模式的に示す様に、Ｐ型のシ
リコン基板１の表面に素子分離絶縁膜であるフィールド
酸化膜２を形成してメモリセルのＭＯＳトランジスタ形
成領域を区画し、ゲート酸化膜、ＭＯＳトランジスタの
ゲート電極３（ワード線を兼ねる）、Ｎ+ 型のソース・
ドレイン領域となる容量用拡散層４とビット線用拡散層
５を形成する。次に、ゲート電極、ワード線３を被覆す
る層間絶縁膜６−１をシリコン酸化膜等で形成し、ビッ
ト線コンタクトプラグ９をビット線用拡散層領域５上に
形成する。そして、ビット線コンタクトプラグ９に電気
的に接続するビット線８を配設し、さらに、このビット
線を被覆するように、層間絶縁膜６−２を堆積させる。
リコン基板１の表面に素子分離絶縁膜であるフィールド
酸化膜２を形成してメモリセルのＭＯＳトランジスタ形
成領域を区画し、ゲート酸化膜、ＭＯＳトランジスタの
ゲート電極３（ワード線を兼ねる）、Ｎ+ 型のソース・
ドレイン領域となる容量用拡散層４とビット線用拡散層
５を形成する。次に、ゲート電極、ワード線３を被覆す
る層間絶縁膜６−１をシリコン酸化膜等で形成し、ビッ
ト線コンタクトプラグ９をビット線用拡散層領域５上に
形成する。そして、ビット線コンタクトプラグ９に電気
的に接続するビット線８を配設し、さらに、このビット
線を被覆するように、層間絶縁膜６−２を堆積させる。
【００３８】次に、層間絶縁膜６−２上に積層するスト
ッパ膜７を形成する。ここで、このストッパ膜７は窒化
シリコン膜で構成される。
ッパ膜７を形成する。ここで、このストッパ膜７は窒化
シリコン膜で構成される。
【００３９】次に、前述の容量拡散層４上に容量用のコ
ンタクト孔１０を開口し、キャパシタの情報蓄積電極
（下部電極）の一部となる第１のシリコン膜１１（不純
物をドーピングしない厚さ１００〜３００ｎｍ程度のポ
リシリコン膜）を公知のＣＶＤ法により形成し、さらに
スペーサ膜１２を形成する。ここで、このスペーサ膜１
２には、公知のＣＶＤ法により成膜された厚さ４００〜
５００ｎｍ程度の酸化シリコン膜が用いられる。スペー
サ膜１２を成膜した後、８００℃〜９００℃で１０〜３
０分の熱処理を行う。これは後に行うフォトレジスト膜
の除去工程においてエッチングされにくくする為であ
る。
ンタクト孔１０を開口し、キャパシタの情報蓄積電極
（下部電極）の一部となる第１のシリコン膜１１（不純
物をドーピングしない厚さ１００〜３００ｎｍ程度のポ
リシリコン膜）を公知のＣＶＤ法により形成し、さらに
スペーサ膜１２を形成する。ここで、このスペーサ膜１
２には、公知のＣＶＤ法により成膜された厚さ４００〜
５００ｎｍ程度の酸化シリコン膜が用いられる。スペー
サ膜１２を成膜した後、８００℃〜９００℃で１０〜３
０分の熱処理を行う。これは後に行うフォトレジスト膜
の除去工程においてエッチングされにくくする為であ
る。
【００４０】次に、公知のリソグラフィー技術を用い
て、フォトレジストを塗布、露光、現像して、所望の形
状にパターニングしてフォトレジスト膜１３を形成す
る。
て、フォトレジストを塗布、露光、現像して、所望の形
状にパターニングしてフォトレジスト膜１３を形成す
る。
【００４１】次に、図１（ｂ）に示すように、公知のＲ
ＩＥ（リアクティブ・イオン・エッチング）技術等を用
いて、すでにパターニング済のフォトレジスト膜１３を
マスクとして異方性のドライエッチングを行い、スペー
サ膜１２をパターニングする。これには、ＣＦ4 とＣＨ
Ｆ3 等を主成分とする混合ガスを用いてエッチングす
る。このとき、エッチングの進行とともにスペーサ膜１
２に生じる側壁とフォトレジスト膜１３の側壁には、フ
ロロカーボン系の重合体からなる附着物１４Ａが同時に
堆積する。
ＩＥ（リアクティブ・イオン・エッチング）技術等を用
いて、すでにパターニング済のフォトレジスト膜１３を
マスクとして異方性のドライエッチングを行い、スペー
サ膜１２をパターニングする。これには、ＣＦ4 とＣＨ
Ｆ3 等を主成分とする混合ガスを用いてエッチングす
る。このとき、エッチングの進行とともにスペーサ膜１
２に生じる側壁とフォトレジスト膜１３の側壁には、フ
ロロカーボン系の重合体からなる附着物１４Ａが同時に
堆積する。
【００４２】次に、フォトレジスト膜１３を除去する。
これには、酸素プラズマ中でのアッシングと１２０〜１
５０℃の熱濃硫酸処理等が一般に用いられる。このと
き、同時に、附着物１４Ａも除去されスペーサ膜１２ａ
も１０〜３０ｎｍ細り、図２（ａ）に示すスペーサ１２
ｂが得られる。しかし、この細りの分をあらかじめ考慮
してフォトレジスト膜パターンの寸法を決定すればよ
く、特に不都合は生じない。
これには、酸素プラズマ中でのアッシングと１２０〜１
５０℃の熱濃硫酸処理等が一般に用いられる。このと
き、同時に、附着物１４Ａも除去されスペーサ膜１２ａ
も１０〜３０ｎｍ細り、図２（ａ）に示すスペーサ１２
ｂが得られる。しかし、この細りの分をあらかじめ考慮
してフォトレジスト膜パターンの寸法を決定すればよ
く、特に不都合は生じない。
【００４３】次に、図２（ｂ）に示すように、Ｃｌ2 と
ＨＢｒを主成分とする混合ガスを用い、すでにパターニ
ングされたスペーサ１２ｂをマスクにして、第１シリコ
ン膜１１のエッチングを行う。このとき、エッチングの
進行とともに反応生成物ＳｉＢｒX がスペーサ１２ｂと
その下部に生じる側壁に附着する（図示しない）ことに
より異方性エッチングが可能となることは従来例と同じ
であるが、スペーサ１２ｂを形成するときの附着物１４
Ａやフォトレジスト膜除去工程に起因するスペーサ１２
ｂと第１の電極１１ａＡ（下部電極の台座部）との寸法
差は殆ど生じない。
ＨＢｒを主成分とする混合ガスを用い、すでにパターニ
ングされたスペーサ１２ｂをマスクにして、第１シリコ
ン膜１１のエッチングを行う。このとき、エッチングの
進行とともに反応生成物ＳｉＢｒX がスペーサ１２ｂと
その下部に生じる側壁に附着する（図示しない）ことに
より異方性エッチングが可能となることは従来例と同じ
であるが、スペーサ１２ｂを形成するときの附着物１４
Ａやフォトレジスト膜除去工程に起因するスペーサ１２
ｂと第１の電極１１ａＡ（下部電極の台座部）との寸法
差は殆ど生じない。
【００４４】次に、図３（ａ）に示す様に、第２のシリ
コン膜１５Ａ（アンドープポリシリコン膜）をＣＶＤ法
により例えば１５０ｎｍ形成する。つぎに、図３（ｂ）
に示すように、公知のＲＩＥ（リアクティブ・イオン・
エッチング）技術等を用いて、異方性のドライエッチン
グ（エッチバック）を行い、パターニングされたスペー
サ１２ｂと第１のシリコン膜（１１ａＡ）の周囲に第２
シリコン膜をサイドウォール状に残すことにより第２の
電極１５Ａａ（下部電極の側壁部）を形成する。エッチ
ングには、例えばＣｌ2 とＨＢｒを主成分とする混合ガ
スが用いられる。
コン膜１５Ａ（アンドープポリシリコン膜）をＣＶＤ法
により例えば１５０ｎｍ形成する。つぎに、図３（ｂ）
に示すように、公知のＲＩＥ（リアクティブ・イオン・
エッチング）技術等を用いて、異方性のドライエッチン
グ（エッチバック）を行い、パターニングされたスペー
サ１２ｂと第１のシリコン膜（１１ａＡ）の周囲に第２
シリコン膜をサイドウォール状に残すことにより第２の
電極１５Ａａ（下部電極の側壁部）を形成する。エッチ
ングには、例えばＣｌ2 とＨＢｒを主成分とする混合ガ
スが用いられる。
【００４５】つぎに、図４に示す様に、スペーサ１２ｂ
を弗化水素溶液で選択的に除去、つぎに、砒素、燐等の
不純物を第１のシリコン膜、第２のシリコン膜に導入し
て、導電性を向上させて下部電極の形成を完了する。次
に図示しない誘電体膜を形成し、対向電極を形成してキ
ャパシタが形成される。
を弗化水素溶液で選択的に除去、つぎに、砒素、燐等の
不純物を第１のシリコン膜、第２のシリコン膜に導入し
て、導電性を向上させて下部電極の形成を完了する。次
に図示しない誘電体膜を形成し、対向電極を形成してキ
ャパシタが形成される。
【００４６】なお、本関連技術では、情報蓄積電極を形
成するときに最後に不純物を導入しているが、第１のシ
リコン膜、第２のシリコン膜のそれぞれの成膜と同時に
導入してもよい。
成するときに最後に不純物を導入しているが、第１のシ
リコン膜、第２のシリコン膜のそれぞれの成膜と同時に
導入してもよい。
【００４７】こうして、台座部（１１ａＡ）の寸法ｅ１
とスペーサ寸法もしくは側壁部（１５Ａａ）の内側寸法
ｆ１とを殆ど等しくすることができる。従って台座部の
エッジ近傍で側壁部が薄くなって機械的強度が低下する
こともなく側壁部の厚さｃ１を特に厚くする必要もない
ので隣接する下部電極間の距離ａ１が小さくなって短絡
する危険性も回避しつつ、側壁部の倒壊による歩留り低
下を防止できる。従って、スタック型キャパシタの容量
値を大きくするシリンダ型化を高歩留りで実現すること
が可能となる。
とスペーサ寸法もしくは側壁部（１５Ａａ）の内側寸法
ｆ１とを殆ど等しくすることができる。従って台座部の
エッジ近傍で側壁部が薄くなって機械的強度が低下する
こともなく側壁部の厚さｃ１を特に厚くする必要もない
ので隣接する下部電極間の距離ａ１が小さくなって短絡
する危険性も回避しつつ、側壁部の倒壊による歩留り低
下を防止できる。従って、スタック型キャパシタの容量
値を大きくするシリンダ型化を高歩留りで実現すること
が可能となる。
【００４８】次に本発明の第１の実施の形態について説
明する。
明する。
【００４９】上記関連技術では、ストッパ膜に窒化シリ
コン膜を、スペーサ膜に酸化シリコン膜を用いたが、ス
ペーサ膜にＢＰＳＧ（ボロンガラスとリンガラスを含有
するシリケートガラス）膜を用いても良い。ここでＢＰ
ＳＧ膜は、公知のＣＶＤ法等によって成膜され、ボロン
（Ｂ）の濃度は８〜１４ｍｏｌ％、リン（Ｐ）の濃度は
２〜８ｍｏｌ％程度に設定される。スペーサ膜を成膜し
た後、８００℃〜９００℃で１０〜３０分の熱処理を行
う。これは後に行うフォトレジスト膜１３の除去工程に
おいてエッチングされにくくする為と以下に述べるフロ
ー形状を得る為である。
コン膜を、スペーサ膜に酸化シリコン膜を用いたが、ス
ペーサ膜にＢＰＳＧ（ボロンガラスとリンガラスを含有
するシリケートガラス）膜を用いても良い。ここでＢＰ
ＳＧ膜は、公知のＣＶＤ法等によって成膜され、ボロン
（Ｂ）の濃度は８〜１４ｍｏｌ％、リン（Ｐ）の濃度は
２〜８ｍｏｌ％程度に設定される。スペーサ膜を成膜し
た後、８００℃〜９００℃で１０〜３０分の熱処理を行
う。これは後に行うフォトレジスト膜１３の除去工程に
おいてエッチングされにくくする為と以下に述べるフロ
ー形状を得る為である。
【００５０】ＢＰＳＧ膜は８００〜９００℃の熱処理に
より、段差部において良好なフロー形状が得られること
が知られており、第２のシリコン膜のエッチバック時に
段差部で発生しやすいシリコン残りを防止できるという
利点を有している。しかし従来の技術では、スペーサ膜
と第１のシリコン膜をパターニングした後にフォトレジ
スト膜を除去する為に、スペーサ膜にＢＰＳＧを用いる
とフォトレジスト除去工程において２０〜５０ｎｍエッ
チングされ、スペーサ膜と第１のシリコン膜の間に非常
に大きな寸法差を形成してしまうのでその使用は現実的
では無かった。
より、段差部において良好なフロー形状が得られること
が知られており、第２のシリコン膜のエッチバック時に
段差部で発生しやすいシリコン残りを防止できるという
利点を有している。しかし従来の技術では、スペーサ膜
と第１のシリコン膜をパターニングした後にフォトレジ
スト膜を除去する為に、スペーサ膜にＢＰＳＧを用いる
とフォトレジスト除去工程において２０〜５０ｎｍエッ
チングされ、スペーサ膜と第１のシリコン膜の間に非常
に大きな寸法差を形成してしまうのでその使用は現実的
では無かった。
【００５１】本発明では、すでに述べたように、フォト
レジスト膜を除去してから、スペーサ膜をマスクに第１
のシリコン膜をパターニングするので、ＢＰＳＧをスペ
ーサ膜に用いても、スペーサ膜と第１のシリコン膜の間
の寸法差を最小限にすることができる。また、細ったＢ
ＰＳＧをマスクとして使用する為に、第１のシリコン膜
も細めにパターニングされるが、あらかじめＢＰＳＧの
細りを考慮してフォトレジストマスクのサイズを決定す
れば特に問題は生じない。
レジスト膜を除去してから、スペーサ膜をマスクに第１
のシリコン膜をパターニングするので、ＢＰＳＧをスペ
ーサ膜に用いても、スペーサ膜と第１のシリコン膜の間
の寸法差を最小限にすることができる。また、細ったＢ
ＰＳＧをマスクとして使用する為に、第１のシリコン膜
も細めにパターニングされるが、あらかじめＢＰＳＧの
細りを考慮してフォトレジストマスクのサイズを決定す
れば特に問題は生じない。
【００５２】次に本発明の第２の実施の形態について説
明する。ＢＰＳＧもしくはＰＳＧはＮＳＧ（不純物を含
有させないシリケートガラス）に比べ、化学的耐性が弱
く、エッチングレートが速いので、ＮＳＧをストッパ膜
として、加熱した燐酸や、弗化水素水溶液等でスペーサ
膜を選択的に除去することができる。ＮＳＧ膜は８００
℃〜９００℃で熱処理することで、エッチングレートが
減少するので、ストッパ膜を成膜後に熱処理を行えば、
スペーサ膜除去時のエッチングの選択比を向上させるこ
とができる。
明する。ＢＰＳＧもしくはＰＳＧはＮＳＧ（不純物を含
有させないシリケートガラス）に比べ、化学的耐性が弱
く、エッチングレートが速いので、ＮＳＧをストッパ膜
として、加熱した燐酸や、弗化水素水溶液等でスペーサ
膜を選択的に除去することができる。ＮＳＧ膜は８００
℃〜９００℃で熱処理することで、エッチングレートが
減少するので、ストッパ膜を成膜後に熱処理を行えば、
スペーサ膜除去時のエッチングの選択比を向上させるこ
とができる。
【００５３】このようにＮＳＧ膜をストッパ膜として使
用する場合の利点は以下のとおりである。
用する場合の利点は以下のとおりである。
【００５４】窒化シリコン膜は応力の強い膜であり、し
ばしば、窒化シリコン膜にクラック（ひび割れ）が発生
して、不良の原因となる。また電気的なトラップ密度の
高い絶縁膜である為、チャージアップを引き起こし、半
導体装置の動作にも悪影響を及ぼすことがある。従っ
て、ストッパ膜の材料を窒化シリコン膜から、ＮＳＧに
替えることで、これらの不良の発生を防ぐことができ
る。
ばしば、窒化シリコン膜にクラック（ひび割れ）が発生
して、不良の原因となる。また電気的なトラップ密度の
高い絶縁膜である為、チャージアップを引き起こし、半
導体装置の動作にも悪影響を及ぼすことがある。従っ
て、ストッパ膜の材料を窒化シリコン膜から、ＮＳＧに
替えることで、これらの不良の発生を防ぐことができ
る。
【００５５】スペーサ膜にはＰＳＧ（リンガラスを含有
するシリケートガラス）膜も用いることができることを
確認している。
するシリケートガラス）膜も用いることができることを
確認している。
【００５６】この時、ＰＳＧの燐Ｐの濃度は８ｍｏｌ％
以上１５ｍｏｌ％以下に設定する。リンＰの濃度が濃い
程、フロー形状が得られやすく、また弗化水素水溶液な
どによるエッチングレートも速くなるので、ＮＳＧ等の
ストッパ膜と選択比が取りやすくなる。しかし、１５ｍ
ｏｌ％を超えるとＰＳＧの膜質が劣化し、析出により表
面が白濁しやすくなるので、望ましくは１０〜１３ｍｏ
ｌ％に設定する。
以上１５ｍｏｌ％以下に設定する。リンＰの濃度が濃い
程、フロー形状が得られやすく、また弗化水素水溶液な
どによるエッチングレートも速くなるので、ＮＳＧ等の
ストッパ膜と選択比が取りやすくなる。しかし、１５ｍ
ｏｌ％を超えるとＰＳＧの膜質が劣化し、析出により表
面が白濁しやすくなるので、望ましくは１０〜１３ｍｏ
ｌ％に設定する。
【００５７】その他、ＡＳＧ（砒素ガラスを含有するシ
リケートガラス）、ＧＳＧ（ゲルマニウムガラスを含有
するシリケートガラス）、ＢＳＧ（ボロンガラスを含有
するシリケートガラス）、等Ｖ族元素やＩＩＩ族元素、
またはこれらの両方を含むシリケートガラスも同様に用
いることができる。
リケートガラス）、ＧＳＧ（ゲルマニウムガラスを含有
するシリケートガラス）、ＢＳＧ（ボロンガラスを含有
するシリケートガラス）、等Ｖ族元素やＩＩＩ族元素、
またはこれらの両方を含むシリケートガラスも同様に用
いることができる。
【００５８】以上、第１，第２のシリコン膜がポリシリ
コン膜の場合について説明したが、これらはアモルファ
スシリコン膜でも差支えない。あるいは又、ＴｉＮX な
どのバリア膜を使用することもできる。アモルファスシ
リコン膜は６００〜８００℃の熱処理によりポリシリコ
ン膜になる。第２のシリコン膜の堆積後、異方性エッチ
ングを行なう前又は後のいずれかでこの変換を行えばよ
い。
コン膜の場合について説明したが、これらはアモルファ
スシリコン膜でも差支えない。あるいは又、ＴｉＮX な
どのバリア膜を使用することもできる。アモルファスシ
リコン膜は６００〜８００℃の熱処理によりポリシリコ
ン膜になる。第２のシリコン膜の堆積後、異方性エッチ
ングを行なう前又は後のいずれかでこの変換を行えばよ
い。
【００５９】又、シリンダ型の情報蓄積電極（下部電
極）を形成後、公知の方法で、図５に示すように、半球
状のシリコン結晶粒（ＨＳＧ）１６を形成し、電極表面
を凹凸にすることでさらに表面積を増加させることも可
能である。特に、アモルファスシリコン表面に微結晶核
を形成し、シリコンの表面マイグレーション現象を利用
して半球状のシリコン結晶粒（ＨＳＧ）を形成する方法
では、下地のアモルファスシリコンからシリコンが消費
されて結晶粒が盛り上がるので、下地が薄くなり、シリ
ンダ部分の機械的強度が要求される。従って本発明は、
上記のような応用に関しても有効である。
極）を形成後、公知の方法で、図５に示すように、半球
状のシリコン結晶粒（ＨＳＧ）１６を形成し、電極表面
を凹凸にすることでさらに表面積を増加させることも可
能である。特に、アモルファスシリコン表面に微結晶核
を形成し、シリコンの表面マイグレーション現象を利用
して半球状のシリコン結晶粒（ＨＳＧ）を形成する方法
では、下地のアモルファスシリコンからシリコンが消費
されて結晶粒が盛り上がるので、下地が薄くなり、シリ
ンダ部分の機械的強度が要求される。従って本発明は、
上記のような応用に関しても有効である。
【００６０】
【発明の効果】以上説明したように本発明は、第１の導
電膜上の第２の絶縁膜をレジスト膜をマスクとして第１
の異方性エッチングを行なってスペーサを形成しレジス
ト膜を除去してからスペーサをマスクとして第１の導電
膜をパターニングしてキャパシタ下部電極の台座部（第
１の電極）を形成するので、スペーサと台座部の寸法差
を殆どなくすことができる。従って、下地電極の側壁部
（第２の電極）が台座部のエッジ近傍で薄くなって機械
的強度が低下し、工程中に倒壊するのを防ぐことがで
き、機械的不足を補うために側壁部を厚くすることによ
る隣接する下部電極どうしが短絡する危険を招かずにす
む。
電膜上の第２の絶縁膜をレジスト膜をマスクとして第１
の異方性エッチングを行なってスペーサを形成しレジス
ト膜を除去してからスペーサをマスクとして第１の導電
膜をパターニングしてキャパシタ下部電極の台座部（第
１の電極）を形成するので、スペーサと台座部の寸法差
を殆どなくすことができる。従って、下地電極の側壁部
（第２の電極）が台座部のエッジ近傍で薄くなって機械
的強度が低下し、工程中に倒壊するのを防ぐことがで
き、機械的不足を補うために側壁部を厚くすることによ
る隣接する下部電極どうしが短絡する危険を招かずにす
む。
【００６１】また、レジスト膜除去工程や洗浄工程での
エッチング量が大きくて従来技術ではスペーサ用として
使用することが困難であったＢＰＳＧ膜やＰＳＧ膜等の
リフロー性の材料をスペーサ膜として使用可能にし、段
差部での第２の導電膜残りを無くすることで、スペーサ
膜除去時に発生する発塵を抑えることができるという効
果をもたせることができる。
エッチング量が大きくて従来技術ではスペーサ用として
使用することが困難であったＢＰＳＧ膜やＰＳＧ膜等の
リフロー性の材料をスペーサ膜として使用可能にし、段
差部での第２の導電膜残りを無くすることで、スペーサ
膜除去時に発生する発塵を抑えることができるという効
果をもたせることができる。
【００６２】さらにこの場合、エッチング速度の速いス
ペーサ用の第２の絶縁膜を使用可能にするので、ストッ
パ膜としてＮＳＧ膜を使用することで、従来窒化シリコ
ン膜をストッパ膜に用いることにより発生していたクラ
ックやチャージアップによるデバイス動作への悪影響を
防ぐことができる。従って、シリンダ型キャパシタを有
する半導体記憶装置などのデバイスの信頼性や、歩留ま
りが向上するという効果がある。
ペーサ用の第２の絶縁膜を使用可能にするので、ストッ
パ膜としてＮＳＧ膜を使用することで、従来窒化シリコ
ン膜をストッパ膜に用いることにより発生していたクラ
ックやチャージアップによるデバイス動作への悪影響を
防ぐことができる。従って、シリンダ型キャパシタを有
する半導体記憶装置などのデバイスの信頼性や、歩留ま
りが向上するという効果がある。
【図１】本発明の関連技術について説明するための
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図２】図１に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図４】図３に続いて示す工程順断面図である。
【図５】上記関連技術の変形について説明するための断
面図である。
面図である。
【図６】従来例について説明するための（ａ），（ｂ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図７】図６に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図８】図７に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図９】従来例の問題点について説明するための断面図
である。
である。
【図１０】従来例の問題点について説明するための断面
図である。
図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４ 容量用拡散層 ５ ビット線用拡散層 ６−１ 層間絶縁膜 ６−２ 層間絶縁膜 ７ ストッパ膜 ８ ビット線 ９ ビット線コンタクトプラグ １０ コンタクト孔 １１ 第１のシリコン膜 １１ａ，１１ａＡ 下部電極の台座部 １２，１２ａ スペーサ膜 １２ｂ スペーサ １３ フォトレジスト膜 １４，１４Ａ 附着物 １５，１５Ａ 第２のシリコン膜 １５ａ，１５Ａａ 下部電極の側壁部 １６ 半球状のシリコン結晶粒
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−260442（ＪＰ，Ａ) 特開 平５−315543（ＪＰ，Ａ) 特開 平６−151753（ＪＰ，Ａ) 特開 平７−153916（ＪＰ，Ａ) ”ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ" （Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ） ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃ ｏｍｐａｎｙ、1988、Ｓ．Ｍ．Ｓｚｅ （Ｐ．200−Ｐ．204：Ｓｉｄｅｗａｌｌ Ｍｅｃｈａｎｉｓｍ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (4)
- 【請求項１】 ＭＯＳトランジスタを形成した半導体基
板上に窒化シリコン膜を堆積する工程と、 前記窒化シリコン膜を貫通して前記半導体基板に達する
コンタクトホールを形成する工程と、 前記コンタクトホールを埋めて前記窒化シリコン膜を被
覆する第１の導電膜を形成した後、ＢＰＳＧ膜もしくは
ＰＳＧ膜からなる絶縁膜を堆積する工程と、前記絶縁膜を形成した後、熱処理を行なう工程と、 前記コンタクトホール上方で前記絶縁膜を被覆するレジ
スト膜を選択的に形成する工程と、 前記レジスト膜をマスクとして前記絶縁膜を反応性イオ
ンエッチングにより前記第１の導電膜と選択的に除去す
るのにエッチングの進行とともに該レジスト膜及び既エ
ッチング分の該絶縁膜の側壁に反応生成物を付着させつ
つ第１の異方性エッチングを行なう手段を使用する工程
と、 前記レジスト膜及び附着物を除去した後、残された前記
絶縁膜でなるスペーサをマスクとして前記第１の導電膜
をエッチングして前記窒化シリコン膜を露出させる工程
と、 第２の導電膜を全面に堆積した後第２の異方性エッチン
グを行なって前記スペーサ及びその下部に残されている
第１の導電膜でなる第１の電極側面に接触する第２の電
極を形成する工程と、加熱燐酸水溶液又はフッ酸水溶液で 前記スペーサを除去
することにより第１の電極及び第２の電極でなるキャパ
シタ下部電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 第１の導電膜及び第２の導電膜がいずれ
もシリコン膜である請求項１記載の半導体装置の製造方
法。 - 【請求項３】 ＭＯＳトランジスタを形成した半導体基
板上に不純物を含有させないシリケートガラス膜（ＮＳ
Ｇ膜）を堆積する工程と、 前記ＮＳＧ膜を貫通して前記半導体基板に達するコンタ
クトホールを形成する工程と、 前記コンタクトホールを埋めて前記ＮＳＧ膜を被覆する
第１の導電膜を形成した後、ＢＰＳＧ膜もしくはＰＳＧ
膜からなる絶縁膜を堆積する工程と、 前記絶縁膜を形成した後、熱処理を行なう工程と、 前記コンタクトホール上方で前記絶縁膜を被覆するレジ
スト膜を選択的に形成する工程と、 前記レジスト膜をマスクとして前記絶縁膜を反応性イオ
ンエッチングにより前記第１の導電膜と選択的に除去す
るのにエッチングの進行とともに該レジスト膜及び既エ
ッチング分の該絶縁膜の側壁に反応生成物を付着させつ
つ第１の異方性エッチングを行なう手段を使用する工程
と、 前記レジスト膜及び附着物を除去した後、残された前記
絶縁膜でなるスペーサをマスクとして前記第１の導電膜
をエッチングして前記ＮＳＧ膜を露出させる工程と、 第２の導電膜を全面に堆積した後第２の異方性エッチン
グを行なって前記スペーサ及びその下部に残されている
第１の導電膜でなる第１の電極側面に接触する第２の電
極を形成する工程と、 加熱燐酸水溶液又はフッ酸水溶液で前記スペーサを除去
することにより第１の電極及び第２の電極でなるキャパ
シタ下部電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項４】 第１の導電膜及び第２の導電膜がいずれ
もシリコン膜である請求項３記載の半導体装置の製造方
法。
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