JP3856544B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置の構造及びその製造方法に関するものであり、特に重ね合わせのズレに起因する二つの導電体の断線を抑制し、良好な電気特性のキャパシタを得ることが可能な半導体装置の構造及びその製造方法に関するものである。
【0002】
【従来の技術】
図6は特開平8−306664号公報に記載された技術による半導体装置を示しており、図において符号101は半導体基板、102は半導体基板101上に積層された絶縁膜、103は半導体基板101の表面に底面が当接する状態に絶縁膜102の内部に埋め込まれたコンタクトであり、このコンタクト103は絶縁膜102に開口されたコンタクトホールの内壁及び底面に付着して形成された第一の密着層104とこの第一の密着層104上に積層されコンタクトホール内に埋め込まれたプラグ105とによって構成されている。
【0003】
さらに、コンタクト103の上部には第二の密着層106を介して上層配線107が形成されており、この上層配線107の上面には絶縁物質からなる保護膜108が配置され、上層配線107と保護膜108との側断面には絶縁膜からなるサイドウォール109が形成されている。また、第二の密着層106はサイドウォール109と上層配線107の下面に配置された状態となっている。
【0004】
次に、この図6の半導体装置の製造方法について説明する。
まず、図7(a)に示すように、半導体基板101上の層間絶縁膜102に対してコンタクトホールを開口し、第一の密着層104を少なくともコンタクトホールの内壁及び底面に積層し、さらにプラグ105となる導電膜を成膜することによってコンタクトホールを導電物質で埋設する。次に全面エッチバックすることで絶縁膜102上に積層されたプラグ105及び第一の密着層104を除去し、コンタクトホール内にのみコンタクト103として第一の密着層104とプラグ105を残す。
【0005】
その後、図7(b)に示すように、第二の密着層106a、上層配線107となる導電膜107a、保護膜108aを順次コンタクト103上及び層間絶縁膜102上に積層する。
【0006】
次に、図7(c)に示すように、コンタクト103の上方の保護膜108a上に、コンタクト103の径と同程度の大きさの幅を有するレジストパターン110を形成し、これをエッチングマスクとして保護膜108a及び導電膜107aを順次異方性エッチングして、保護膜108及び上層配線107を得る。このときに重ね合わせのズレによって、記号Wで示す領域にズレが生じ、コンタクト103と上層配線107との接触面積が小さくなっている。
この処理後、レジストパターン110は除去する。
【0007】
その後、図7(d)に示すように、第二の密着層106a及び保護膜108、上層配線107の露出面にCVD法によってシリコン酸化膜を積層し、次に異方性エッチングを行うことで保護膜108及び上層配線107の側断面に絶縁膜からなるサイドウォール109を形成する。
次に、サイドウォール109及び保護膜108をエッチングマスクとして第二の密着層106aをエッチングすることで、サイドウォール109及び上層配線107の下面に第二の密着層106を残し、図6に示す半導体装置が得られる。
【0008】
このようにして形成された図6の半導体装置は、コンタクト103と上層配線107とに重ね合わせのズレ(W)が生じているが、上層配線107の下面に位置する第二の密着層106がサイドウォール109の下面にも延在して形成されているため、上層配線107のパターニングのためのエッチング時にコンタクト103を構成する第一の密着層104をオーバーエッチングしてしまうなどの問題を解消することができる。
【0009】
【発明が解決しようとする課題】
しかし、コンタクトや配線等の素子の微細化に伴って重ね合わせのズレによる悪影響はその比重を増している。例えば、図8に示すように、コンタクト103と上層配線107とに重ね合わせのズレ(W)が生じ、両者が全く重畳しない状態になった場合、コンタクト103と上層配線107との間に位置する第二の密着層106の端部を介してのみの電気的接続しかできず、断線はしないが、第二の密着層106の膜厚が小さいために抵抗が大きくなり、良好な電気特性を得ることができなかった。
【0010】
この発明は上記のような課題を解決するためになされたものであり、素子の微細化によって重ね合わせのズレの影響が大きくなった場合においてもコンタクトと、そのコンタクトに電気的に接続する配線若しくは電極との良好な電気的接続を可能とする半導体装置及びその製造方法を提供するものである。
【0011】
【課題を解決するための手段】
この発明の請求項1に係る半導体装置は、基板上に積層された絶縁膜、上記絶縁膜の内部に形成され、上記絶縁膜の底面から上面にかけて形成されたコンタクトホールに埋設された導電物質からなるコンタクト、上記絶縁膜上に形成された導電体パターン、上記導電体パターンの側面に枠付け形成された導電物質からなるサイドウォールを含み、上記導電体パターンと上記コンタクトとは直接的に、若しくは上記サイドウォールを介して電気的に接続されるものである。
【0012】
また、この発明の請求項1に係る半導体装置は、前述の構成に加え、導電体パターンの側面に枠付け形成されたサイドウォールがコンタクトの上に配置され、上記サイドウォールの一部がコンタクトホール内に埋め込まれているものである。
【0013】
さらに、この発明の請求項1に係る半導体装置は、前述の構成に加え、導電体パターンとサイドウォールが配線を構成するものである。
【0016】
また、この発明の請求項2に係る半導体装置は、請求項1に記載の構成に加え、隣接する二つの導電体パターン間の距離は最小抜き寸法に相当し、上記二つの導電体パターンが向かい合う側の側面に枠付け形成されたサイドウォール間の距離は最小抜き寸法よりも小さいものである。
【0022】
【発明の実施の形態】
実施の形態1.
この発明の実施の形態1について説明する。
図1は、この発明による半導体装置の断面図であり、図において、符号1は半導体基板、2は半導体基板1上に積層されたシリコン酸化膜からなる絶縁膜、3a、3bはそれぞれ絶縁膜2内に埋設され半導体基板1の表面領域に形成された導電領域に当接するコンタクト、4a、4bはそれぞれコンタクト3a、3bに直接的に若しくは他の導電性膜を介して電気的に接続される配線、5a、5bは配線4aの側断面に付着形成された導電物質からなるサイドウォール、5c、5dは配線4bの側断面に付着形成された導電物質からなるサイドウォールをそれぞれ示している。
【0023】
配線4aとコンタクト3a、配線4bとコンタクト3bはそれぞれ重ね合わせのズレを持った状態に形成されており、コンタクト3aの上面と配線4bの底面とは一部が接しているだけであり、サイドウォール5bを設けることでコンタクト3aと配線4aの電気的接続を良好な状態としている。またコンタクト3bと配線4bとは重畳せず、それぞれの形成位置が隣接した状態に配置されており、サイドウォール5dを介して電気的接続を図っている。
【0024】
また、配線4a、4bとの間隔は最小抜き寸法、例えば0.25μmの寸法であり、従って配線4aに付着するサイドウォール5bの外周端部と、隣接する配線4bに付着するサイドウォール5cの外周端部との間の距離は最小抜き寸法よりも小さな寸法となっている。
【0025】
また、サイドウォール5b、5dの下部が絶縁膜2内に埋設された状態となっており、コンタクト3a、3bの上方に位置するサイドウォール5b、5dの表面は絶縁膜2の表面と同一の高さまたはそれ以上の高さに配置されている。
【0026】
次に、図1の半導体装置の製造方法について説明する。
最初に、図2(a)〜(c)に示すように、ポリマスク開口法によって、最小抜き寸法よりも開口径の小さなコンタクトホールを絶縁膜2内に開口する。
まず、図2(a)に示すように、半導体基板(P型シリコン基板、比抵抗:10Ω・cm)1上にシリコン酸化膜からなる6000Å程度の膜厚の絶縁膜2、3000Å程度の膜厚のポリシリコン膜6a、3000Å程度の膜厚のシリコン酸化膜7を順次積層し、さらにシリコン酸化膜7をパターニングするためのエッチングマスクとしてレジストパターン8を形成する。隣接する2つのレジストパターン8間の距離は、例えば最小抜き寸法の0.25μmとする。このレジストパターン8をエッチングマスクとしてシリコン酸化膜7に対して異方性エッチングを行い、パターン形成する。
【0027】
次に、図2(b)に示すように、レジストパターン8を除去し、シリコン酸化膜をCVD法によって積層後、異方性エッチングを行うことでパターニングしたシリコン酸化膜7の側断面にサイドウォール7aを枠付け形成する。その後、シリコン酸化膜7とサイドウォール7aとをエッチングマスクとし、ポリシリコン膜6aに対して異方性エッチングを行ってパターニングし、ポリシリコンからなるマスクパターン6を得る。
【0028】
その後、図2(c)に示すように、マスクパターン6を用いて絶縁膜2に対して異方性エッチングを行い、コンタクトホール9を開口する。このとき同時にシリコン酸化膜7とサイドウォール7aもエッチング除去してもよいし、マスクパターン6をパターニング後、コンタクトホール開口前にシリコン酸化膜7及びサイドウォール7aを除去しても良い。コンタクトホール9を開口後、例えばコンタクトホール9の開口部内にレジストを埋め込む等の処理を行い、マスクパターン6もエッチング除去する。
【0029】
このようにして得られたコンタクトホール9は、最小抜き寸法よりも、サイドウォール7aの2倍の幅だけ微細化された開口径となっている。
なお、最小抜き寸法よりも微細な開口径のコンタクトホール9は他の製造方法によって形成された開口部であっても問題ない。
【0030】
次に、図2(d)に示すように、絶縁膜2上にCVD法によってドープトポリシリコン膜3を6000Å程度の膜厚となるように積層し、コンタクトホール9の内部にドープトポリシリコンを埋設し、コンタクト3a、3bを形成する。
さらにドープトポリシリコン膜3の表面に、配線4a、4bの形状に相当するレジストパターン10をエッチングマスクとして形成する。
【0031】
隣接する二つのレジストパターン10間の距離は最小抜き寸法に相当する寸法とする。
なお、このレジストパターン10はコンタクト3a、3bに完全に重畳するように配置されることが理想であるが、重ね合わせのズレのため、それぞれコンタクト3a、3bとレジストパターン10とは完全には重畳しない配置となる場合がある。この実施の形態では、重ね合わせのズレがある場合について説明する。
【0032】
その後、図2(e)に示すように、レジストパターン10をエッチングマスクとしてドープトポリシリコン膜3に対して異方性エッチングを行い、配線4a、4bを得る。このとき、シリコン酸化膜に対して十分にエッチングの選択比が確保できるエッチング条件、例えばECR装置にてCl2とO2の混合ガスを用いてドープトポリシリコン膜3をエッチングする。レジストパターン10はウェットエッチング等の方法によって除去する。
このエッチングによって、コンタクト3a、3bの上部のレジストパターン10と重畳していない領域はオーバーエッチングされ、リセス(窪み)A、Bが形成された状態となる。
【0033】
次に、図2(f)に示すように、配線4a、4b及び絶縁膜2の表面、リセスA、Bの内部にドープトポリシリコン膜11を1500Å程度の膜厚となるように積層する。ドープトポリシリコン膜11の成膜方法は、例えばCVD法またはスパッタリング法とする。
その後、絶縁膜2をエッチングストッパとしてRIE異方性エッチングを行うことで、図1に示すように、ドープトポリシリコン膜11を配線4a、4bの側断面に付着するサイドウォール5a、5b、5c、5dに加工する。このとき、リセスA、B内にもサイドウォール5b、5dの一部が埋設され、実効的にコンタクト3a、3bにリセスA、Bが生じなかった場合と同様の状態となる。
【0034】
このように形成された半導体装置は、最小抜き寸法よりも小さな径で形成されたコンタクト3a、3bと、微細化された配線4a、4bとのそれぞれの接合を、導電物質からなるサイドウォール5a、5b、5c、5dを配線4a、4bの側断面に枠付け形成することで確実なものとでき、良好な電気特性を得ることが可能となる。
また配線4a、4bをパターニングする際に行う異方性エッチングにおいて、コンタクト3a、3bの上部に形成されるリセスA、Bを、サイドウォール5a、5b、5c、5dを形成することで埋設でき、実効的なコンタクト径の減少を抑制している。
【0035】
さらに、このように形成された半導体装置は、配線4a、4b間の間隔が最小抜き寸法に相当しており、その配線4a、4bの側断面にサイドウォール5a、5b、5c、5dを付着形成していることから、配線のピッチを大きくすることなく実効的な配線幅を増大させることが可能であり、素子形成面積の拡大することなく素子の高集積化を行うことが可能である。言い換えれば、配線間の間隔を減少させることで高集積化が可能となる。ここで実効的な配線幅とは、例えば配線4aとサイドウォール5a、5bの水平方向の寸法の合計をいう。配線4b側についても同様である。
【0036】
また、上記の説明においては、素子の寸法は一例を示したに過ぎない。例えば膜厚6000Å程度のドープトポリシリコン膜3から配線4a、4bを形成する例を示したが、適応するデバイスに応じて100〜20000Å程度の膜厚のドープトポリシリコン膜としても良い。同様に、サイドウォール5a、5b、5c、5dを得るために積層したドープトポリシリコン膜11についても、50〜3000Å程度の膜厚としても良い。
【0037】
さらに、配線4a、4bを構成する物質についても、ドープトポリシリコンによって構成するとは限らず、他の導電物質、例えばWSi、TiSi、MoSi、Al、AlCu、TiN、Ti、Pt、Ru、RuO2等で構成しても良い。また、素子の微細化が進んだ例として、コンタクト径が最小抜き寸法より小さな場合を示したが、これに限るものではない。
また、コンタクト3a、3bと配線4a、4bとに重ね合わせのズレがない場合においては良好な電気的接続が可能であることは言うまでもない。
【0038】
実施の形態2.
次に、この発明の実施の形態2について説明する。
実施の形態1においては、配線4aとサイドウォール5a、5b、または配線4bとサイドウォール5c、5dが実効的に配線として働く例を示した。
この実施の形態2では配線4aに相当する電極4aaとその側断面に枠付け形成された導電物質からなるサイドウォール5a、5bとが実効的にキャパシタの一方の電極であるストレージノードとして用いられる場合を示す。
【0039】
図3(a)はこの発明の実施の形態2の半導体装置の断面図を示している。この図において符号4aa、4bbは絶縁膜2の内部に埋設されたコンタクト3a、3bに電気的に接続される電極、12a、12bはそれぞれ電極4aa、4bbの側断面に付着形成されたサイドウォール5aと5b、5cと5dから構成されるストレージノード、13はストレージノード12a、12bの表面に積層された誘電体膜、14は誘電体膜13の表面に積層されたセルプレート、15a、15bはストレージノード12a、12b、誘電体膜13、セルプレート14よりなるキャパシタをそれぞれ示すものであり、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【0040】
次に、図3(a)の半導体装置の製造方法を説明する。
まず実施の形態1の図2(a)〜図2(c)の工程順に沿って製造を行い、半導体基板1上の絶縁膜2にコンタクトホール9を開口する。その後、図2(c)の場合と同様にドープトポリシリコン膜3を6000Å程度の膜厚となるように積層する。次に、実施の形態1においては配線4a、4bに相当する形状のレジストパターン10を形成したが、本実施の形態2ではレジストパターンはストレージノードを構成する電極4aa、4bbの形状に相当する形状とする。
【0041】
その後、実施の形態1の図2(e)〜図2(f)の工程順に沿って処理を行い、さらに電極4aa、4bbの側断面に導電物質からなるサイドウォール5a、5b、5c、5dを形成する。次に、少なくとも電極4aa、4bb、サイドウォール5a、5b、5c、5dの表面にシリコン酸化膜、シリコン窒化膜、酸化膜と窒化膜の複合膜(ON膜)からなる誘電体膜13を50Å程度の膜厚となるように積層する。さらにこの誘電体膜13の表面に1500Å程度の膜厚のドープトポリシリコンからなるセルプレート14を形成することで図3(a)に示すようなキャパシタ15a、15bを得ることが可能となる。
【0042】
図3(a)に示すような半導体装置を得ることで、ストレージノードを電極4aa、4bbのみで構成する場合と比較して、サイドウォール5a、5b、5c、5dを形成することで表面積を拡大することができ、これに伴ってキャパシタ15a、15bの容量を増大させることが可能となる。
サイドウォール5a、5b、5c、5dを形成した後、ストレージノード12a、12bの露出面を粗面化し、表面積を増大させ、キャパシタ15a、15bの容量を増加させることも可能である。
また、ストレージノード12a、12bの上端部が丸みを帯びた形状となっているため、電界集中による耐圧劣化及びリーク電流を抑制することが可能になるという効果がある。
【0043】
また、厚膜スタック型のストレージノード12a、12bとコンタクト3a、3bとの重ね合わせ余裕が無い場合においても、導電物質からなるサイドウォール5a、5b、5c、5dを形成していることによって良好な接続状態を得られることは実施の形態1の説明に示した通りである。
【0044】
上記の説明においては、サイドウォール5a、5b、5c、5dはドープトポリシリコンによって構成されていることを示したが、他の物質、例えばドープトアモルファスシリコンでも良く、Ta、Ti、TiN、Pt、Ru、RuO等のメタルで構成することも可能である。また、不純物を含まないポリシリコンによってサイドウォール5a、5b、5c、5dを形成した後、例えば砒素(P型の場合)を50keV、4×1015/cm2、注入角度7゜の条件で注入することで導電性物質とする方法を用いても良い。
【0045】
誘電体膜13については、シリコン酸化膜、シリコン窒化膜、ON膜の他、例えばTa2O5、(Ba,Sr)TiO3等の高誘電体膜でも良いし、またBaTiO3、SrTiO3、PbTiO3、PbZrO3、LiNbO3、PZT、PLZT等の強誘電体膜の場合であっても良い。
また、図3(b)に示すように、表面を粗面化したストレージノード12aa、12bbを形成することでキャパした15a、15bの大容量化を図ることも可能である。
その他、適応するデバイスに応じて、構成要素の寸法を変化させることが可能であることは言うまでもない。
【0046】
実施の形態3.
次に、この発明の実施の形態3について説明する。
この実施の形態3では、実施の形態2において示したキャパシタ15a、15bよりもさらに大容量のキャパシタを有する半導体装置について説明する。
図4において、符号16a、16bは側面に付着するサイドウォール5a、5b、5c、5dの高さ方向の寸法よりも小さな膜厚の導電物質で形成された電極、17aは電極16a及びその側断面に付着形成されたサイドウォール5a、5bから構成された筒状ストレージノード、17bは電極16b及びサイドウォール5c、5dからなる筒状サイドウォールを示している。
【0047】
なお、図面にはサイドウォール5aと5b、5cと5dはそれぞれ別の符号を付しているが、例えばサイドウォール5aと5bとは一続きの物質であり、電極16aの外周に沿って高さ方向に伸びる筒状体として形成されている。サイドウォール5c、5dについても同様である。
また符号18a、18bはそれぞれストレージノード17a、17bと誘電体膜13、セルプレート14から構成されるキャパシタを示している。
【0048】
次に、図4に示すような半導体装置の製造方法について説明する。
まず、実施の形態1において示した製造方法の、図2(a)〜図2(c)の工程順に処理を行い、半導体基板1上の絶縁膜2にコンタクトホール9を開口する。
その後、図5(a)に示すように、CVD法によってドープトポリシリコン膜16を1500Å程度の膜厚となるように積層してコンタクトホール9の内部を埋め込み、コンタクト3a、3bを得る。さらにBPTEOS膜19を6000Å程度の膜厚となるように積層し、その表面に電極16a、16bに相当する形状のレジストパターン20を形成する。隣接する二つのレジストパターン20間の距離は最小抜き寸法(0.25μm)とする。
【0049】
次に、図5(b)に示すように、レジストパターン20をエッチングマスクとしてBPTEOS膜19とドープトポリシリコン膜16に対してエッチングを行う。このエッチングにおいては例えばECR装置を用いてCHF3、Ar、O2の混合ガスを用いて、シリコン酸化膜に対して十分にエッチングの選択比を確保できる条件で処理を行い、BPTEOSパターン19a、19b、電極16a、16bを得る。
このエッチングによって、コンタクト3a、3bの上部のレジストパターン20と重畳していなかった領域、すなわち重ね合わせのズレに相当する領域がオーバーエッチングされ、リセスA、Bが形成される。レジストパターン20は除去する。
【0050】
その後、図5(c)に示すように、絶縁膜2、BPTEOSパターン19a、19b、電極16a、16b、コンタクト3a、3bの露出した表面上にドープトポリシリコンを1500Å程度の膜厚となるように積層し、例えばRIE法によってエッチバックすることでサイドウォール5a、5b、5c、5dを形成する。
この実施の形態3の半導体装置についても実施の形態1で示した場合と同様に、このサイドウォール5b、5dを形成することで、コンタクト3a、3bの上部のリセスA、Bは埋設され、実効的なコンタクト3a、3bの表面は絶縁膜2の表面よりも高い位置となる。また重ね合わせのズレによって重畳しない状態にあった電極16bとコンタクト3bについても、導電物質からなるサイドウォール5dを介して良好な電気的接続が可能となっている。
この段階でサイドウォール5a、5bと電極16aから構成される筒状ストレージノード17aと、サイドウォール5c、5dと電極16bから構成されるストレージノード17bを得られる。
【0051】
その後、電極16a、16b上のBPTEOSパターン19a、19bをエッチングによって選択的に除去する。なお、デバイスによっては他の構成要素との選択比を確保するため、BPTEOS以外の物質を用いてBPTEOSパターン19a、19bに相当するパターンを形成しても問題ない。
【0052】
以降の工程は実施の形態2の誘電体膜13及びセルプレート14の形成工程と同様であり、少なくともサイドウォール5a、5b、5c、5d、電極16a、16bの露出した表面上に誘電体膜13、セルプレート14を順次形成することで図4に示すような、キャパシタ18a、18bを含む半導体装置を得ることが可能である。
【0053】
このような半導体装置は、ストレージノード17a、17bの電極16a、16b側の側面を露出させ、筒状にしているため、表面積を大きくできる。従って、ストレージノード17a、17b間の距離を最小抜き寸法より小さな寸法として、高集積化した状態で、効率良くキャパシタ18a、18bの容量を増大させることが可能となるという効果がある。
また、実施の形態2において図3(b)に示した場合と同様に、ストレージノード17a、17bの表面を粗面化することで、より大容量のキャパシタ18a、18bを得られることは言うまでもない。
【0054】
【発明の効果】
以下に、この発明の各請求項の効果について記載する。
【0055】
この発明の請求項1及び請求項2の半導体装置によれば、コンタクトと導電体パターンとが写真製版の重ね合わせのズレのために重畳しなくなった場合でも、導電性物質からなるサイドウォールを導電体パターンの側面に付着させているため、実効的に導電体パターンの幅を増大させることができ、このサイドウォールを介して両者の電気的接続が良好に行えるという効果がある。また、重ね合わせのズレに起因してコンタクトの上部がオーバーエッチングされてリセスが生じた場合、サイドウォールを構成する導電物質がリセス部分を埋設するため、良好な電気特性を得ることが可能となる。
【0056】
また、この発明の請求項3の半導体装置によれば、導電体パターンと導電性のサイドウォールからなる配線を形成することで、導電体パターンを最小抜き寸法をもって複数個連続的に配置した場合、素子形成領域を拡張することなく、サイドウォールの水平方向の寸法だけ実効的に配線幅を大きくし、配線間距離を縮小することが可能になる。
【0057】
さらに、この発明の請求項4の半導体装置によれば、コンタクトとストレージノードの重ね合わせのズレの影響を低減でき、良好な電気的接続が可能となる上、高集積化されたキャパシタを含む半導体装置を得ることが可能となる。
【0058】
また、この発明の請求項5の半導体装置によれば、筒状ストレージノードを形成することにより、大容量のキャパシタを含む半導体装置を得ることが可能である。
【0059】
さらに、この発明の請求項6の半導体装置によれば、導電体パターンを最小抜き寸法をもって複数個連続的に配置した場合、素子形成領域を拡張することなく、サイドウォールの水平方向の寸法だけ実効的に配線幅を大きくし、配線間距離を縮小することが可能になる。
【0060】
また、この発明の請求項7の半導体装置によれば、ストレージノードを粗面化することで、より大容量のキャパシタを含む半導体装置を得ることが可能である。
【0061】
さらに、この発明の請求項8の半導体装置の製造方法によれば、コンタクトと導電体パターンの重ね合わせのズレを導電性のサイドウォールを形成することによって補正でき、さらに、配線のピッチを大きくすることなく配線幅を大きくすることが可能になるという効果がある。
【0062】
また、この発明の請求項9の半導体装置の製造方法によれば、コンタクトとストレージノードの重ね合わせのズレの影響を低減でき、良好な電気的接続が可能となる上、高集積化されたキャパシタを含む半導体装置を得ることが可能となる。
【0063】
さらに、この発明の請求項10の半導体装置の製造方法によれば、コンタクトとストレージノードの重ね合わせのズレの影響を低減でき、良好な電気的接続が可能となる上、筒状ストレージノードを形成することでより大容量のキャパシタを含む半導体装置を得ることが可能となる。
【0064】
また、この発明の請求項11の半導体装置によれば、重ね合わせのズレによってコンタクト上面と導電体パターン若しくはストレージノードとが重畳しない場合においても、導電体パターン若しくはストレージノードの側面に枠付け形成した導電性のサイドウォールを介してコンタクトとの良好な電気的接続が可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1の半導体装置を示す図である。
【図2】 この発明の実施の形態1の半導体装置の製造方法を示す図である。
【図3】 この発明の実施の形態2の半導体装置を示す図である。
【図4】 この発明の実施の形態3の半導体装置を示す図である。
【図5】 この発明の実施の形態3の半導体装置の製造方法を示す図である。
【図6】 従来の技術を示す図である。
【図7】 従来の技術を示す図である。
【図8】 従来の技術を示す図である。
【符号の説明】
1.半導体基板
2、2a、10、10a、11、11a.溝
3.シリコン酸化膜
4、4a.埋め込み酸化膜
4aa、4bb.電極
5.下敷き酸化膜
6.窒化膜
7、7a、7b.サイドウォール酸化膜
8.ゲート酸化膜
9.ゲート電極
10、20.レジストパターン
11、16.ドープトポリシリコン膜
12a、12b、12aa、12bb.ストレージノード
13.誘電体膜
14.セルプレート
15a、15b、18a、18b.キャパシタ
16a、16b.電極
17a、17b.筒状ストレージノード
19.BPTEOS膜
19a、19b.BPTEOSパターン
Claims (2)
- 基板上に積層された絶縁膜、上記絶縁膜の内部に形成され、上記絶縁膜の底面から上面にかけて形成されたコンタクトホールに埋設された導電物質からなるコンタクト、上記絶縁膜上に形成された導電体パターン、上記導電体パターンの側面に枠付け形成された導電物質からなるサイドウォールを含み、上記導電体パターンと上記コンタクトとは直接的に、若しくは上記サイドウォールを介して電気的に接続され、
導電体パターンの側面に枠付け形成されたサイドウォールがコンタクトの上に配置され、上記サイドウォールの一部がコンタクトホール内に埋め込まれ、
導電体パターンとサイドウォールが配線を構成することを特徴とする半導体装置。 - 隣接する二つの導電体パターン間の距離は最小抜き寸法に相当し、上記二つの導電体パターンが向かい合う側の側面に枠付け形成されたサイドウォール間の距離は最小抜き寸法よりも小さいことを特徴とする請求項1に記載の半導体装置。
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