JP3012187B2 - 半導体装置の製造方法 - Google Patents
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【０００１】
【発明の属する技術分野】この発明は、ボーダーレス多
層配線構造の半導体装置の製造方法に係わり、特に接続
孔（ビア・ホール）を含む半導体装置の製造方法に関す
るものである。
層配線構造の半導体装置の製造方法に係わり、特に接続
孔（ビア・ホール）を含む半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】半導体集積回路の微細化につれて、高信
頼性の多層配線技術の開発が要求されている。多層配線
の信頼性不良の一つに、配線中を流れる電子により配線
を構成する金属原子が押し流され、配線の抵抗上昇や断
線不良を引き起こす、いわゆるエレクトロマイグレーシ
ョン不良がある。特に接続孔においては、配線のステッ
プ・カバレジ（段差被覆性）は接続孔の微細化につれ劣
化していくため、電流密度が増加し、エレクトロマイグ
レーション耐性が劣化しやすいという問題があった。
頼性の多層配線技術の開発が要求されている。多層配線
の信頼性不良の一つに、配線中を流れる電子により配線
を構成する金属原子が押し流され、配線の抵抗上昇や断
線不良を引き起こす、いわゆるエレクトロマイグレーシ
ョン不良がある。特に接続孔においては、配線のステッ
プ・カバレジ（段差被覆性）は接続孔の微細化につれ劣
化していくため、電流密度が増加し、エレクトロマイグ
レーション耐性が劣化しやすいという問題があった。
【０００３】ここで、従来の接続孔を含む多層配線構造
の半導体装置およびその製造方法を図面を参照しながら
説明する。図６は従来の半導体装置の製造方法を示す工
程断面図である。まず、図６（ａ）に示すように、シリ
コン基板１４上に第１の層間絶縁膜１５を形成した後、
第１のＡｌ−Ｓｉ−Ｃｕ配線１６を形成する。この場
合、第１の配線の材料としては、Ａｌ−Ｃｕ、Ａｌ−Ｃ
ｕ−Ｔｉ、Ａｌ−Ｇｅ−Ｃｕ、Ａｌ−Ｓｃ、Ａｌ−Ｐｄ
−Ｃｕ、Ａｌ−Ｍｇのような他の合金材料を用いてもよ
い。また、ＴｉＮ、Ｔｉ、Ｗのような導電膜を上下に積
層した配線構造を用いてもよい。
の半導体装置およびその製造方法を図面を参照しながら
説明する。図６は従来の半導体装置の製造方法を示す工
程断面図である。まず、図６（ａ）に示すように、シリ
コン基板１４上に第１の層間絶縁膜１５を形成した後、
第１のＡｌ−Ｓｉ−Ｃｕ配線１６を形成する。この場
合、第１の配線の材料としては、Ａｌ−Ｃｕ、Ａｌ−Ｃ
ｕ−Ｔｉ、Ａｌ−Ｇｅ−Ｃｕ、Ａｌ−Ｓｃ、Ａｌ−Ｐｄ
−Ｃｕ、Ａｌ−Ｍｇのような他の合金材料を用いてもよ
い。また、ＴｉＮ、Ｔｉ、Ｗのような導電膜を上下に積
層した配線構造を用いてもよい。
【０００４】次に、図６（ｂ）に示すように、全面に第
２の層間絶縁膜１７を形成した後、エッチバック法ある
いは化学機械的研磨法により第２の層間絶縁膜１７を平
坦化し、接続孔１８を開口する。この場合、接続孔１８
はフォトリソグラフィ法およびドライエッチング法によ
り形成する。次に、図６（ｃ）に示すように、Ａｒスパ
ッタエッチングにより接続孔１８の底面の配線の自然酸
化膜を除去した後、スパッタリング法により全面にＴｉ
膜１９を形成する。
２の層間絶縁膜１７を形成した後、エッチバック法ある
いは化学機械的研磨法により第２の層間絶縁膜１７を平
坦化し、接続孔１８を開口する。この場合、接続孔１８
はフォトリソグラフィ法およびドライエッチング法によ
り形成する。次に、図６（ｃ）に示すように、Ａｒスパ
ッタエッチングにより接続孔１８の底面の配線の自然酸
化膜を除去した後、スパッタリング法により全面にＴｉ
膜１９を形成する。
【０００５】次に、図６（ｄ）に示すように、高温スパ
ッタリング法により第２のＡｌ−Ｓｉ−Ｃｕ配線２０を
形成する。第２のＡｌ−Ｓｉ−Ｃｕ配線２０は、４００
℃から５００℃の間の温度で堆積し、接続孔１８に埋め
込む。この場合、第２の配線の材料としては、Ａｌ−Ｃ
ｕ、Ａｌ−Ｇｅ−Ｃｕ、Ａｌ−Ｓｃ、Ａｌ−Ｐｄ−Ｃｕ
のような他の合金材料を用いてもよい（例えば、アイ・
イー・イー・イー・ブイ・エル・エス・アイ・マルチレ
ベル・インターコネクション・コンファレンス(1991)
第170 頁から第176 頁（IEEE VLSI Multilevel Interco
nnection Conference (1991) pp.170-176））。
ッタリング法により第２のＡｌ−Ｓｉ−Ｃｕ配線２０を
形成する。第２のＡｌ−Ｓｉ−Ｃｕ配線２０は、４００
℃から５００℃の間の温度で堆積し、接続孔１８に埋め
込む。この場合、第２の配線の材料としては、Ａｌ−Ｃ
ｕ、Ａｌ−Ｇｅ−Ｃｕ、Ａｌ−Ｓｃ、Ａｌ−Ｐｄ−Ｃｕ
のような他の合金材料を用いてもよい（例えば、アイ・
イー・イー・イー・ブイ・エル・エス・アイ・マルチレ
ベル・インターコネクション・コンファレンス(1991)
第170 頁から第176 頁（IEEE VLSI Multilevel Interco
nnection Conference (1991) pp.170-176））。
【０００６】このように、第２のＡｌ−Ｓｉ−Ｃｕ配線
２０を接続孔１８に完全に埋め込むことにより、接続孔
１８における配線の抵抗上昇や断線不良を防止し、多層
配線構造の信頼性を向上させるようにしている。
２０を接続孔１８に完全に埋め込むことにより、接続孔
１８における配線の抵抗上昇や断線不良を防止し、多層
配線構造の信頼性を向上させるようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、フォトリソグラフィ工程におけるマス
ク合わせずれにより、第１のＡｌ−Ｓｉ−Ｃｕ配線１６
に対して接続孔１８が配線を踏み外す方向にずれて形成
された場合、接続孔１８内に第２のＡｌ−Ｓｉ−Ｃｕ配
線２０を完全に埋め込むことができず、接続孔１８にお
ける配線抵抗の上昇を引き起こすという問題がある。こ
のことを図７を用いて説明する。
ような構成では、フォトリソグラフィ工程におけるマス
ク合わせずれにより、第１のＡｌ−Ｓｉ−Ｃｕ配線１６
に対して接続孔１８が配線を踏み外す方向にずれて形成
された場合、接続孔１８内に第２のＡｌ−Ｓｉ−Ｃｕ配
線２０を完全に埋め込むことができず、接続孔１８にお
ける配線抵抗の上昇を引き起こすという問題がある。こ
のことを図７を用いて説明する。
【０００８】図７は上記の問題を説明するための工程断
面図である。図７（ａ）に示すように、シリコン基板
（図示せず）上に第１の層間絶縁膜２１を形成した後、
第１のＡｌ−Ｓｉ−Ｃｕ配線２２を形成し、第２の層間
絶縁膜２３を形成する。その後、接続孔２４を形成する
際に、第１のＡｌ−Ｓｉ−Ｃｕ配線２２に対して接続孔
２４がずれると、図７（ａ）に示すように、第１のＡｌ
−Ｓｉ−Ｃｕ配線２２の側壁面の近傍の第２の層間絶縁
膜２３がエッチングされてしまい、側壁面が露出して接
続孔２４が形成されてしまう。次に、図７（ｂ）に示す
ように、表面処理を行い、Ｔｉ膜２５を堆積した後、図
７（ｃ）に示すように高温スパッタ法により第２のＡｌ
−Ｓｉ−Ｃｕ配線２６を接続孔２４に埋め込む場合、第
１のＡｌ−Ｓｉ−Ｃｕ配線２２の側壁面の近傍の接続孔
２４の細くて深い部分は埋め込みにくいため、ボイド２
７が発生してしまう。このため、第１のＡｌ−Ｓｉ−Ｃ
ｕ配線２２の側壁面において、第１のＡｌ−Ｓｉ−Ｃｕ
配線２２と第２のＡｌ−Ｓｉ−Ｃｕ配線２６との電気的
導通がとれず、接続孔２４における配線抵抗の増大をも
たらすという問題があった。
面図である。図７（ａ）に示すように、シリコン基板
（図示せず）上に第１の層間絶縁膜２１を形成した後、
第１のＡｌ−Ｓｉ−Ｃｕ配線２２を形成し、第２の層間
絶縁膜２３を形成する。その後、接続孔２４を形成する
際に、第１のＡｌ−Ｓｉ−Ｃｕ配線２２に対して接続孔
２４がずれると、図７（ａ）に示すように、第１のＡｌ
−Ｓｉ−Ｃｕ配線２２の側壁面の近傍の第２の層間絶縁
膜２３がエッチングされてしまい、側壁面が露出して接
続孔２４が形成されてしまう。次に、図７（ｂ）に示す
ように、表面処理を行い、Ｔｉ膜２５を堆積した後、図
７（ｃ）に示すように高温スパッタ法により第２のＡｌ
−Ｓｉ−Ｃｕ配線２６を接続孔２４に埋め込む場合、第
１のＡｌ−Ｓｉ−Ｃｕ配線２２の側壁面の近傍の接続孔
２４の細くて深い部分は埋め込みにくいため、ボイド２
７が発生してしまう。このため、第１のＡｌ−Ｓｉ−Ｃ
ｕ配線２２の側壁面において、第１のＡｌ−Ｓｉ−Ｃｕ
配線２２と第２のＡｌ−Ｓｉ−Ｃｕ配線２６との電気的
導通がとれず、接続孔２４における配線抵抗の増大をも
たらすという問題があった。
【０００９】この発明は上記の問題点に鑑み、下層の第
１の配線と上層の第２の配線とを接続するための接続孔
が第１の配線に対してずれて形成されても、接続孔にお
ける配線抵抗の増大を防止できる半導体装置の製造方法
を提供することを目的とする。
１の配線と上層の第２の配線とを接続するための接続孔
が第１の配線に対してずれて形成されても、接続孔にお
ける配線抵抗の増大を防止できる半導体装置の製造方法
を提供することを目的とする。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【課題を解決するための手段】 本発明の第１の半導体装
置の製造方法は、半導体基板上に第１の配線を形成する
工程と、第１の配線を覆うように半導体基板上に層間絶
縁膜を形成する工程と、第１の配線の側壁が露出するよ
うに層間絶縁膜を開口して接続孔を形成する工程と、接
続孔内に露出した第１の配線をスパッタエッチングする
ことによって、第１の配線の側壁に傾斜面を形成する工
程と、接続孔内および層間絶縁膜上に第２の配線を形成
する工程とを備えている。
置の製造方法は、半導体基板上に第１の配線を形成する
工程と、第１の配線を覆うように半導体基板上に層間絶
縁膜を形成する工程と、第１の配線の側壁が露出するよ
うに層間絶縁膜を開口して接続孔を形成する工程と、接
続孔内に露出した第１の配線をスパッタエッチングする
ことによって、第１の配線の側壁に傾斜面を形成する工
程と、接続孔内および層間絶縁膜上に第２の配線を形成
する工程とを備えている。
【００１５】この第１の製造方法によれば、接続孔が第
１の配線に対してずれて形成され第１の配線の側壁が露
出しても、接続孔内の第１の配線の露出した側壁を傾斜
面とすることにより、第２の配線を接続孔に完全に埋め
込むことができ、接続孔の内部のボイドの発生を防止
し、第１の配線の傾斜面の全面で電気的導通をとること
ができる。したがって、接続孔における配線抵抗の低減
が可能となる。
１の配線に対してずれて形成され第１の配線の側壁が露
出しても、接続孔内の第１の配線の露出した側壁を傾斜
面とすることにより、第２の配線を接続孔に完全に埋め
込むことができ、接続孔の内部のボイドの発生を防止
し、第１の配線の傾斜面の全面で電気的導通をとること
ができる。したがって、接続孔における配線抵抗の低減
が可能となる。
【００１６】本発明の第２の半導体装置の製造方法は、
半導体基板上に第１の配線を形成する工程と、第１の配
線を覆うように半導体基板上に層間絶縁膜を形成する工
程と、第１の配線の側壁が露出するように層間絶縁膜を
開口して接続孔を形成する工程と、接続孔内に露出した
第１の配線をスパッタエッチングすることによって、第
１の配線の側壁に傾斜面を形成する工程と、接続孔に導
電膜を埋め込む工程と、導電膜上および層間絶縁膜上に
第２の配線を形成する工程とを備えている。
半導体基板上に第１の配線を形成する工程と、第１の配
線を覆うように半導体基板上に層間絶縁膜を形成する工
程と、第１の配線の側壁が露出するように層間絶縁膜を
開口して接続孔を形成する工程と、接続孔内に露出した
第１の配線をスパッタエッチングすることによって、第
１の配線の側壁に傾斜面を形成する工程と、接続孔に導
電膜を埋め込む工程と、導電膜上および層間絶縁膜上に
第２の配線を形成する工程とを備えている。
【００１７】この第２の製造方法によれば、接続孔が第
１の配線に対してずれて形成され第１の配線の側壁が露
出しても、接続孔内の第１の配線の露出した側壁を傾斜
面とすることにより、第２の配線と接続される導電膜を
接続孔に完全に埋め込むことができ、接続孔の内部のボ
イドの発生を防止し、第１の配線の傾斜面の全面で電気
的導通をとることができる。したがって、接続孔におけ
る配線抵抗の低減が可能となる。
１の配線に対してずれて形成され第１の配線の側壁が露
出しても、接続孔内の第１の配線の露出した側壁を傾斜
面とすることにより、第２の配線と接続される導電膜を
接続孔に完全に埋め込むことができ、接続孔の内部のボ
イドの発生を防止し、第１の配線の傾斜面の全面で電気
的導通をとることができる。したがって、接続孔におけ
る配線抵抗の低減が可能となる。
【００１８】上記第２の半導体装置の製造方法におい
て、接続孔に埋め込む導電膜としてアルミニウム膜を用
いることにより、アルミニウム膜は、比抵抗が小さく、
低温で流動しやすいため接続孔に埋め込みやすく、配線
抵抗の低減効果が大きい。あるいは上記第２の半導体装
置の製造方法において、接続孔に埋め込む導電膜として
タングステン膜を用いることにより、タングステン膜
は、段差被覆性に優れ、接続孔に埋め込みやすいため、
配線抵抗の低減効果が大きい。
て、接続孔に埋め込む導電膜としてアルミニウム膜を用
いることにより、アルミニウム膜は、比抵抗が小さく、
低温で流動しやすいため接続孔に埋め込みやすく、配線
抵抗の低減効果が大きい。あるいは上記第２の半導体装
置の製造方法において、接続孔に埋め込む導電膜として
タングステン膜を用いることにより、タングステン膜
は、段差被覆性に優れ、接続孔に埋め込みやすいため、
配線抵抗の低減効果が大きい。
【００１９】
【発明の実施の形態】この発明の実施の形態について図
面を参照しながら説明する。図１はこの発明の第１の実
施の形態における半導体装置の製造方法を示す工程断面
図である。まず、図１（ａ）に示すように、半導体素子
を形成したシリコン基板（図示せず）上に第１の層間絶
縁膜１を形成した後、第１のＡｌ−Ｓｉ−Ｃｕ配線２を
形成する。次に、全面に第２の層間絶縁膜３を形成し平
坦化を行った後、フォトリソグラフィ法とドライエッチ
ング法により接続孔４を形成する。この際、フォトリソ
グラフィ工程においてマスク合わせずれが生じ、第１の
Ａｌ−Ｓｉ−Ｃｕ配線２の端縁および側壁が露出し、側
壁面の近傍にも寸法の小さい接続孔が形成されており、
接続孔４の深さが増加している。次に、Ａｒスパッタエ
ッチングによる表面処理を行った後、スパッタリング法
によりＴｉ膜５を全面に形成する。
面を参照しながら説明する。図１はこの発明の第１の実
施の形態における半導体装置の製造方法を示す工程断面
図である。まず、図１（ａ）に示すように、半導体素子
を形成したシリコン基板（図示せず）上に第１の層間絶
縁膜１を形成した後、第１のＡｌ−Ｓｉ−Ｃｕ配線２を
形成する。次に、全面に第２の層間絶縁膜３を形成し平
坦化を行った後、フォトリソグラフィ法とドライエッチ
ング法により接続孔４を形成する。この際、フォトリソ
グラフィ工程においてマスク合わせずれが生じ、第１の
Ａｌ−Ｓｉ−Ｃｕ配線２の端縁および側壁が露出し、側
壁面の近傍にも寸法の小さい接続孔が形成されており、
接続孔４の深さが増加している。次に、Ａｒスパッタエ
ッチングによる表面処理を行った後、スパッタリング法
によりＴｉ膜５を全面に形成する。
【００２０】次に、図１（ｂ）に示すように、Ａｒスパ
ッタエッチングにより第１のＡｌ−Ｓｉ−Ｃｕ配線２の
接続孔４内に露出した端縁および側壁を傾斜面とする。
スパッタエッチングにおいては、イオンの入射方向と被
エッチング物質面との角度によってエッチレートが変化
することが一般的に知られている。この現象を利用して
第１のＡｌ−Ｓｉ−Ｃｕ配線２の側壁面に傾斜を形成す
ることができる。この場合、接続孔４の上部の第２の層
間絶縁膜３にも傾斜が形成される。
ッタエッチングにより第１のＡｌ−Ｓｉ−Ｃｕ配線２の
接続孔４内に露出した端縁および側壁を傾斜面とする。
スパッタエッチングにおいては、イオンの入射方向と被
エッチング物質面との角度によってエッチレートが変化
することが一般的に知られている。この現象を利用して
第１のＡｌ−Ｓｉ−Ｃｕ配線２の側壁面に傾斜を形成す
ることができる。この場合、接続孔４の上部の第２の層
間絶縁膜３にも傾斜が形成される。
【００２１】次に、図１（ｃ）に示すように、高温スパ
ッタ法により第２のＡｌ−Ｓｉ−Ｃｕ配線６を形成す
る。第２のＡｌ−Ｓｉ−Ｃｕ配線６は、４００℃から５
００℃の堆積温度で接続孔４に埋め込む。この場合、第
１のＡｌ−Ｓｉ−Ｃｕ配線２の側壁は傾斜面となってい
るので、第２のＡｌ−Ｓｉ−Ｃｕ配線６を埋め込みやす
くなる。
ッタ法により第２のＡｌ−Ｓｉ−Ｃｕ配線６を形成す
る。第２のＡｌ−Ｓｉ−Ｃｕ配線６は、４００℃から５
００℃の堆積温度で接続孔４に埋め込む。この場合、第
１のＡｌ−Ｓｉ−Ｃｕ配線２の側壁は傾斜面となってい
るので、第２のＡｌ−Ｓｉ−Ｃｕ配線６を埋め込みやす
くなる。
【００２２】図２に第１の実施の形態において接続孔に
おける配線抵抗と接続孔のマスク合わせずれ量（オーバ
ーラップ・マージン）との関係を示し、比較のため従来
技術を用いた場合の関係も合わせて示す。ここでいう従
来技術を用いた場合とは、図１において第１のＡｌ−Ｓ
ｉ−Ｃｕ配線２の端縁および側壁を傾斜面とするＡｒス
パッタエッチングを施さなかった場合であり、その他は
第１の実施の形態と同様である。また、接続孔のマスク
合わせずれ量（オーバーラップ・マージン）とは、図３
に示すように、第１の配線２８の端部の側壁と接続孔２
９との間の距離を示し、マイナスの場合は、接続孔２９
が第１の配線２８を踏み外すことを示す。
おける配線抵抗と接続孔のマスク合わせずれ量（オーバ
ーラップ・マージン）との関係を示し、比較のため従来
技術を用いた場合の関係も合わせて示す。ここでいう従
来技術を用いた場合とは、図１において第１のＡｌ−Ｓ
ｉ−Ｃｕ配線２の端縁および側壁を傾斜面とするＡｒス
パッタエッチングを施さなかった場合であり、その他は
第１の実施の形態と同様である。また、接続孔のマスク
合わせずれ量（オーバーラップ・マージン）とは、図３
に示すように、第１の配線２８の端部の側壁と接続孔２
９との間の距離を示し、マイナスの場合は、接続孔２９
が第１の配線２８を踏み外すことを示す。
【００２３】図２に示すように、従来技術においては、
オーバーラップ・マージンが０μｍ以下になると配線抵
抗は急激に増加する。例えば、オーバーラップ・マージ
ンが−０．１５μｍのとき、配線抵抗は１２００Ω以上
になる。一方、この第１の実施の形態においては、オー
バーラップ・マージンが−０．１５μｍのとき、配線抵
抗を３００Ω程度に抑制できることがわかる。
オーバーラップ・マージンが０μｍ以下になると配線抵
抗は急激に増加する。例えば、オーバーラップ・マージ
ンが−０．１５μｍのとき、配線抵抗は１２００Ω以上
になる。一方、この第１の実施の形態においては、オー
バーラップ・マージンが−０．１５μｍのとき、配線抵
抗を３００Ω程度に抑制できることがわかる。
【００２４】以上のようにこの実施の形態によれば、リ
ソグラフィ工程において、マスク合わせずれにより、接
続孔４が第１のＡｌ−Ｓｉ−Ｃｕ配線２を踏み外し深く
形成されても、図１に示すように、接続孔４内に露出し
た第１のＡｌ−Ｓｉ−Ｃｕ配線２の端縁および側壁を傾
斜面とすることにより、第２のＡｌ−Ｓｉ−Ｃｕ配線６
を接続孔４に完全に埋め込むことができ、接続孔４の内
部のボイドの発生を防止し、第１のＡｌ−Ｓｉ−Ｃｕ配
線２の傾斜面の全面で電気的導通をとることができる。
したがって、接続孔４における配線抵抗の低減が可能と
なる。
ソグラフィ工程において、マスク合わせずれにより、接
続孔４が第１のＡｌ−Ｓｉ−Ｃｕ配線２を踏み外し深く
形成されても、図１に示すように、接続孔４内に露出し
た第１のＡｌ−Ｓｉ−Ｃｕ配線２の端縁および側壁を傾
斜面とすることにより、第２のＡｌ−Ｓｉ−Ｃｕ配線６
を接続孔４に完全に埋め込むことができ、接続孔４の内
部のボイドの発生を防止し、第１のＡｌ−Ｓｉ−Ｃｕ配
線２の傾斜面の全面で電気的導通をとることができる。
したがって、接続孔４における配線抵抗の低減が可能と
なる。
【００２５】図４はこの発明の第２の実施の形態におけ
る半導体装置の製造方法を示す工程断面図である。ま
ず、図４（ａ）に示すように、半導体基板（図示せず）
上に形成された第１の層間絶縁膜７上に第１のＡｌ−Ｓ
ｉ−Ｃｕ配線８を形成した後、全面に第２の層間絶縁膜
９を形成する。次に、フォトリソグラフィ法とドライエ
ッチング法により接続孔１０を形成する。この際、フォ
トリソグラフィ工程においてマスク合わせずれが生じ、
第１のＡｌ−Ｓｉ−Ｃｕ配線８の端縁および側壁が露出
し、側壁面の近傍にも寸法の小さい接続孔が形成されて
おり、接続孔１０の深さが増加している。
る半導体装置の製造方法を示す工程断面図である。ま
ず、図４（ａ）に示すように、半導体基板（図示せず）
上に形成された第１の層間絶縁膜７上に第１のＡｌ−Ｓ
ｉ−Ｃｕ配線８を形成した後、全面に第２の層間絶縁膜
９を形成する。次に、フォトリソグラフィ法とドライエ
ッチング法により接続孔１０を形成する。この際、フォ
トリソグラフィ工程においてマスク合わせずれが生じ、
第１のＡｌ−Ｓｉ−Ｃｕ配線８の端縁および側壁が露出
し、側壁面の近傍にも寸法の小さい接続孔が形成されて
おり、接続孔１０の深さが増加している。
【００２６】次に、図４（ｂ）に示すように、Ａｒスパ
ッタエッチングにより第１のＡｌ−Ｓｉ−Ｃｕ配線８の
接続孔４内に露出した端縁および側壁を傾斜面とした
後、Ｔｉ膜とＴｉＮ膜の２層膜からなる密着層１１を形
成する。Ａｒスパッタエッチングは、通常の表面処理に
用いる条件よりも異方性の高い条件を使用し、第１のＡ
ｌ−Ｓｉ−Ｃｕ配線８の側壁面に傾斜をつけやすくす
る。このとき、接続孔１０の上部の第２の層間絶縁膜９
にも傾斜が形成される。次に、ブランケットＣＶＤ法に
よりタングステン膜１２を形成し、接続孔１０に埋め込
む。
ッタエッチングにより第１のＡｌ−Ｓｉ−Ｃｕ配線８の
接続孔４内に露出した端縁および側壁を傾斜面とした
後、Ｔｉ膜とＴｉＮ膜の２層膜からなる密着層１１を形
成する。Ａｒスパッタエッチングは、通常の表面処理に
用いる条件よりも異方性の高い条件を使用し、第１のＡ
ｌ−Ｓｉ−Ｃｕ配線８の側壁面に傾斜をつけやすくす
る。このとき、接続孔１０の上部の第２の層間絶縁膜９
にも傾斜が形成される。次に、ブランケットＣＶＤ法に
よりタングステン膜１２を形成し、接続孔１０に埋め込
む。
【００２７】次に、図４（ｃ）に示すように、エッチバ
ック法により接続孔１０の内部以外のタングステン膜１
２と密着層１１を除去した後、表面処理を施し、第２の
Ａｌ−Ｓｉ−Ｃｕ配線１３を形成する。図５に第２の実
施の形態において接続孔における配線抵抗の増加率と接
続孔のマスク合わせずれ量との関係を示し、比較のため
従来技術を用いた場合の関係も合わせて示す。ここでい
う従来技術を用いた場合とは、図４において第１のＡｌ
−Ｓｉ−Ｃｕ配線８の端縁および側壁を傾斜面とするＡ
ｒスパッタエッチングを施さなかった場合であり、その
他は第２の実施の形態と同様である。なお、接続孔にお
ける配線抵抗の増加率は、接続孔のマスク合わせずれ量
が０．１μｍの場合の配線抵抗に対する増加率を表して
いる。従来技術においては、接続孔のマスク合わせずれ
量が減少するにつれて配線抵抗が増加しているが、この
第２の実施の形態においては、配線抵抗はマスク合わせ
ずれ量に依存せず、ほぼ一定で、増加はない。なお、こ
の実施の形態においては、接続孔のマスク合わせずれ量
が０．１μｍの場合の配線抵抗が１６６Ωで、マスク合
わせずれ量が変化してもほぼ一定である。従来技術にお
いては、マスク合わせずれ量が０．１μｍの場合の配線
抵抗は１３０Ωであるが、マスク合わせずれ量が−０．
２μｍ以下になると第２の実施の形態よりも大きくな
る。
ック法により接続孔１０の内部以外のタングステン膜１
２と密着層１１を除去した後、表面処理を施し、第２の
Ａｌ−Ｓｉ−Ｃｕ配線１３を形成する。図５に第２の実
施の形態において接続孔における配線抵抗の増加率と接
続孔のマスク合わせずれ量との関係を示し、比較のため
従来技術を用いた場合の関係も合わせて示す。ここでい
う従来技術を用いた場合とは、図４において第１のＡｌ
−Ｓｉ−Ｃｕ配線８の端縁および側壁を傾斜面とするＡ
ｒスパッタエッチングを施さなかった場合であり、その
他は第２の実施の形態と同様である。なお、接続孔にお
ける配線抵抗の増加率は、接続孔のマスク合わせずれ量
が０．１μｍの場合の配線抵抗に対する増加率を表して
いる。従来技術においては、接続孔のマスク合わせずれ
量が減少するにつれて配線抵抗が増加しているが、この
第２の実施の形態においては、配線抵抗はマスク合わせ
ずれ量に依存せず、ほぼ一定で、増加はない。なお、こ
の実施の形態においては、接続孔のマスク合わせずれ量
が０．１μｍの場合の配線抵抗が１６６Ωで、マスク合
わせずれ量が変化してもほぼ一定である。従来技術にお
いては、マスク合わせずれ量が０．１μｍの場合の配線
抵抗は１３０Ωであるが、マスク合わせずれ量が−０．
２μｍ以下になると第２の実施の形態よりも大きくな
る。
【００２８】以上のようにこの実施の形態によれば、リ
ソグラフィ工程において、マスク合わせずれにより、接
続孔１０が第１のＡｌ−Ｓｉ−Ｃｕ配線８を踏み外し深
く形成されても、図４に示すように、接続孔１０内に露
出した第１のＡｌ−Ｓｉ−Ｃｕ配線８の端縁および側壁
を傾斜面とすることにより、タングステン膜１２を接続
孔１０に完全に埋め込むことができ、接続孔１０の内部
のボイドの発生を防止し、第１のＡｌ−Ｓｉ−Ｃｕ配線
８の傾斜面の全面で電気的導通をとることができる。し
たがって、接続孔１０における配線抵抗の低減が可能と
なる。
ソグラフィ工程において、マスク合わせずれにより、接
続孔１０が第１のＡｌ−Ｓｉ−Ｃｕ配線８を踏み外し深
く形成されても、図４に示すように、接続孔１０内に露
出した第１のＡｌ−Ｓｉ−Ｃｕ配線８の端縁および側壁
を傾斜面とすることにより、タングステン膜１２を接続
孔１０に完全に埋め込むことができ、接続孔１０の内部
のボイドの発生を防止し、第１のＡｌ−Ｓｉ−Ｃｕ配線
８の傾斜面の全面で電気的導通をとることができる。し
たがって、接続孔１０における配線抵抗の低減が可能と
なる。
【００２９】また、この実施の形態によれば、タングス
テン膜１２を接続孔１０に埋め込むことにより、タング
ステン膜１２と第１のＡｌ−Ｓｉ−Ｃｕ配線８との（密
着層１１を介した）接触面積を広くできるため、配線中
の電流密度を低減できる。したがって、第１の実施の形
態と比べて、エレクトロマイグレーション耐性を向上さ
せることが可能となる。
テン膜１２を接続孔１０に埋め込むことにより、タング
ステン膜１２と第１のＡｌ−Ｓｉ−Ｃｕ配線８との（密
着層１１を介した）接触面積を広くできるため、配線中
の電流密度を低減できる。したがって、第１の実施の形
態と比べて、エレクトロマイグレーション耐性を向上さ
せることが可能となる。
【００３０】なお、この実施の形態では接続孔１０の埋
め込み材料として、ＣＶＤ法によるタングステン膜１２
を用いたが、これは高温スパッタＡｌ法に比べて段差被
覆性に優れているため、接続孔１０に埋め込みやすく、
配線抵抗の低減効果が大きくなる。なお、接続孔１０の
埋め込み材料としてはタングステン膜以外の導電膜材料
を用いてもよい。また、接続孔１０の埋め込み材料とし
てアルミニウム膜を用いた場合には、比抵抗が小さく、
低温で流動しやすいため接続孔１０に埋め込みやすく、
タングステン膜を用いた場合よりも配線抵抗の低減効果
が大きくなる。
め込み材料として、ＣＶＤ法によるタングステン膜１２
を用いたが、これは高温スパッタＡｌ法に比べて段差被
覆性に優れているため、接続孔１０に埋め込みやすく、
配線抵抗の低減効果が大きくなる。なお、接続孔１０の
埋め込み材料としてはタングステン膜以外の導電膜材料
を用いてもよい。また、接続孔１０の埋め込み材料とし
てアルミニウム膜を用いた場合には、比抵抗が小さく、
低温で流動しやすいため接続孔１０に埋め込みやすく、
タングステン膜を用いた場合よりも配線抵抗の低減効果
が大きくなる。
【００３１】なお、上記第１および第２の実施の形態で
は、配線材料としてＡｌ−Ｓｉ−Ｃｕ膜を使用したが、
Ｓｉ、Ｃｕ以外の元素を含有したＡｌ合金を用いてもよ
い。また、Ａｌ−Ｓｉ−Ｃｕ膜の上下にＴｉ、ＴｉＮ、
ＴｉＷ等のＡｌ合金以外の導電膜を積層しても同様の効
果が得られる。また、上記第１および第２の実施の形態
では、２層配線構造について説明したが、３層以上の配
線構造においても同様の効果が得られる。
は、配線材料としてＡｌ−Ｓｉ−Ｃｕ膜を使用したが、
Ｓｉ、Ｃｕ以外の元素を含有したＡｌ合金を用いてもよ
い。また、Ａｌ−Ｓｉ−Ｃｕ膜の上下にＴｉ、ＴｉＮ、
ＴｉＷ等のＡｌ合金以外の導電膜を積層しても同様の効
果が得られる。また、上記第１および第２の実施の形態
では、２層配線構造について説明したが、３層以上の配
線構造においても同様の効果が得られる。
【００３２】
【発明の効果】以上のようにこの発明によれば、接続孔
が第１の配線に対してずれて深く形成されても、接続孔
内の第１の配線の側壁を傾斜面とすることにより、第２
の配線または第２の配線に接続される導電膜を接続孔に
完全に埋め込むことができ、接続孔の内部のボイドの発
生を防止し、第１の配線の傾斜面の全面で電気的導通を
とることができるため、接続孔における配線抵抗の低減
が可能となる。
が第１の配線に対してずれて深く形成されても、接続孔
内の第１の配線の側壁を傾斜面とすることにより、第２
の配線または第２の配線に接続される導電膜を接続孔に
完全に埋め込むことができ、接続孔の内部のボイドの発
生を防止し、第１の配線の傾斜面の全面で電気的導通を
とることができるため、接続孔における配線抵抗の低減
が可能となる。
【００３３】また、接続孔に埋め込む導電膜として、ア
ルミニウム膜を用いることにより、アルミニウム膜は、
比抵抗が小さく、低温で流動しやすいため接続孔に埋め
込みやすく、配線抵抗の低減効果が大きい。また、接続
孔に埋め込む導電膜として、タングステン膜を用いるこ
とにより、タングステン膜は、段差被覆性に優れ、接続
孔に埋め込みやすいため、配線抵抗の低減効果が大き
い。
ルミニウム膜を用いることにより、アルミニウム膜は、
比抵抗が小さく、低温で流動しやすいため接続孔に埋め
込みやすく、配線抵抗の低減効果が大きい。また、接続
孔に埋め込む導電膜として、タングステン膜を用いるこ
とにより、タングステン膜は、段差被覆性に優れ、接続
孔に埋め込みやすいため、配線抵抗の低減効果が大き
い。
【図１】この発明の第１の実施の形態における半導体装
置の製造方法を示す工程断面図である。
置の製造方法を示す工程断面図である。
【図２】第１の実施の形態において接続孔における配線
抵抗と接続孔のマスク合わせずれ量との関係を示す図で
ある。
抵抗と接続孔のマスク合わせずれ量との関係を示す図で
ある。
【図３】接続孔における配線抵抗評価パターンの平面図
である。
である。
【図４】この発明の第２の実施の形態における半導体装
置の製造方法を示す工程断面図である。
置の製造方法を示す工程断面図である。
【図５】第２の実施の形態において接続孔における配線
抵抗の増加率と接続孔のマスク合わせずれ量との関係を
示す図である。
抵抗の増加率と接続孔のマスク合わせずれ量との関係を
示す図である。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図７】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１，７ 第１の層間絶縁膜 ２，８ 第１のＡｌ−Ｓｉ−Ｃｕ配線（第１の配線） ３，９ 第２の層間絶縁膜（層間絶縁膜） ４，１０ 接続孔 ５ Ｔｉ膜 ６，１３ 第２のＡｌ−Ｓｉ−Ｃｕ配線（第２の配線） １１ 密着層 １２ タングステン膜（導電膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (8)
- 【請求項１】 半導体基板上に第１の配線を形成する工
程と、 前記第１の配線を覆うように前記半導体基板上に層間絶
縁膜を形成する工程と、 前記第１の配線の側壁が露出するように前記層間絶縁膜
を開口して接続孔を形成する工程と、 前記接続孔内に露出した前記第１の配線をスパッタエッ
チングすることによって、前記第１の配線の側壁に傾斜
面を形成する工程と、 前記接続孔内および前記層間絶縁膜上に第２の配線を形
成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記スパッタエッチングによって、前記
接続孔上部の前記層間絶縁膜の端部にも同時に傾斜面を
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 半導体基板上に第１の配線を形成する工
程と、 前記第１の配線を覆うように前記半導体基板上に層間絶
縁膜を形成する工程と、 前記第１の配線の側壁が露出するように前記層間絶縁膜
を開口して接続孔を形成する工程と、 前記接続孔内に露出した前記第１の配線をスパッタエッ
チングすることによって、前記第１の配線の側壁に傾斜
面を形成する工程と、 前記接続孔に導電膜を埋め込む工程と、 前記導電膜上および前記層間絶縁膜上に第２の配線を形
成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項４】 前記層間絶縁膜を形成した後に、前記層
間絶縁膜を平坦化する工程を有することを特徴とする請
求項３記載の半導体装置の製造方法。 - 【請求項５】 前記スパッタエッチングによって、前記
接続孔上部の前記層間絶縁膜の端部にも同時に傾斜面を
形成することを特徴とする請求項３または請求項４記載
の半導体装置の製造方法。 - 【請求項６】 前記接続孔内に前記導電膜を埋め込む前
に、前記接続孔内に密着層を形成する工程を有し、前記
密着層上に前記導電膜を形成して埋め込むことを特徴と
する請求項３乃至請求項５のいずれかに記載の半導体装
置の製造方法。 - 【請求項７】 前記接続孔に埋め込む前記導電膜として
アルミニウム膜を用いることを特徴とする請求項３乃至
請求項６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記接続孔に埋め込む前記導電膜として
タングステン膜を用いることを特徴とする請求項３乃至
請求項６のいずれかに記載の半導体装置の製造方法。
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|---|---|---|---|
| JP8018887A JP3012187B2 (ja) | 1996-02-05 | 1996-02-05 | 半導体装置の製造方法 |
| TW086101227A TW332329B (en) | 1996-02-05 | 1997-02-03 | Semiconductor device and method of manufacturing the same |
| EP97101733A EP0788160A3 (en) | 1996-02-05 | 1997-02-04 | Semiconductor device having a multi-layered wire structure |
| KR1019970003357A KR100416583B1 (ko) | 1996-02-05 | 1997-02-04 | 반도체장치및그제조방법 |
| US08/795,427 US5852328A (en) | 1996-02-05 | 1997-02-05 | Semiconductor device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018887A JP3012187B2 (ja) | 1996-02-05 | 1996-02-05 | 半導体装置の製造方法 |
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|---|---|
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| EP (1) | EP0788160A3 (ja) |
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| KR (1) | KR100416583B1 (ja) |
| TW (1) | TW332329B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| US5843625A (en) * | 1996-07-23 | 1998-12-01 | Advanced Micro Devices, Inc. | Method of reducing via and contact dimensions beyond photolithography equipment limits |
| US5950104A (en) * | 1997-04-09 | 1999-09-07 | Vanguard International Semiconductor Corporation | Contact process using Y-contact etching |
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