JP5526875B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図2は、第1の実施形態による半導体装置の概略的構成を示す断面図である。
次に第2の実施形態について、図5A〜図5Fを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
次に第3の実施形態について、図6A〜図6Gを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
次に第4の実施形態について、図7A〜図7Gを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図9は、第5の実施形態による半導体装置のコンタクトパッド部近傍を拡大して示す図である。
(付記1)
絶縁膜上に形成され、低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜を順次積層した構造の配線パタ―ンと、
前記絶縁膜上に形成され、前記配線パタ―ンを覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記配線パタ―ンの上面の一部と側壁面の一部をそれぞれ露出上面および露出側壁面として露出し、さらに前記配線パタ―ンに、前記露出上面および前記露出側壁面を連結して形成された斜面をも露出斜面として露出するビアホールと、
前記ビアホールの側壁面、前記露出上面および前記露出側壁面、さらに前記露出斜面に形成された、少なくとも前記低抵抗金属層の構成元素および前記高融点金属元素を含む導電性側壁膜と、
前記ビアホールの前記側壁面、前記露出上面および前記露出側壁面、および前記露出斜面を、前記導電性側壁膜を介して覆い、高融点金属元素を含む第2のバリアメタル膜と、
前記ビアホールを、前記第2のバリアメタル膜を介して充填し、前記第2のバリアメタル膜に接する導電性プラグと、を含むことを特徴とする半導体装置。
(付記2)
前記導電性側壁膜は、さらに前記層間絶縁膜の構成元素をも含むことを特徴とする付記1記載の半導体装置。
(付記3)
前記配線パタ―ンは、前記低抵抗金属層の下に第3のバリアメタル膜を有し、前記第1のバリアメタル膜の膜厚が、前記第3のバリアメタル膜の膜厚よりも大きいことを特徴とする付記2記載の半導体装置。
(付記4)
絶縁膜上に形成され、低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜を順次積層した構造の配線パタ―ンと、
前記絶縁膜上に形成され、前記配線パタ―ンを覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記配線パタ―ンの上面の一部と側壁面の一部をそれぞれ露出上面および露出側壁面として露出し、さらに前記配線パタ―ンに前記露出上面および前記露出側壁面を連結して形成された斜面をも露出斜面として露出するビアホールと、
前記ビアホールの側壁面および前記配線パタ―ンの前記露出上面に形成された第2のバリアメタル膜と、
前記ビアホールの前記側壁面および前記配線パタ―ンの前記露出上面を前記第2のバリアメタル膜を介して覆い、さらに前記配線パタ―ンの前記露出側壁面および前記露出斜面を、前記露出側壁面および前記露出斜面に接して覆う、前記高融点金属元素および前記低抵抗金属層の構成元素を含む導電性側壁膜と、
前記ビアホールを、前記導電性側壁膜を介して充填する導電性プラグと、を含むことを特徴とする半導体装置。
(付記5)
絶縁膜と、
前記絶縁膜上に形成された配線パタ―ンと、
前記絶縁膜上に形成され前記配線パタ―ンを覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記配線パタ―ンの上面の一部と側壁面の一部を、それぞれ露出上面および露出側壁面として露出するビアホールと、
前記ビアホールの側壁面および前記配線パタ―ンの前記露出側壁面を覆う側壁絶縁膜と、
前記ビアホールの前記側壁面および前記配線パタ―ンの前記露出側壁面を、前記側壁絶縁膜膜を介して覆い、前記配線パタ―ンの露出上面において前記配線パタ―ンとコンタクトするバリアメタル膜と、
前記ビアホールを、前記バリアメタル膜を介して充填し、前記バリアメタル膜に接する導電性プラグと、
を含むことを特徴とする半導体装置。
(付記6)
前記配線パタ―ンには、前記露出上面と前記露出側壁面を連結し前記ビアホールにより露出される露出斜面が形成され、前記バリアメタル膜は前記露出斜面においても、前記配線パタ―ンにコンタクトすることを特徴とする付記5記載の半導体装置。
(付記7)
絶縁膜上に低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜とを順次積層した配線パタ―ンを形成する工程と、
前記絶縁膜上において、前記配線パタ―ンを覆って、層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記配線パタ―ンの上面の一部と側壁面の一部を、それぞれ露出上面および露出側壁面として露出するビアホールを形成する工程と、
前記ビアホールを介して前記露出上面と露出側壁面に対し非反応性エッチングを、前記非反応性エッチングに使われるエッチング装置の壁面の温度よりも10℃以上低い基板温度において実行し、前記ビアホールの側壁面、前記露出上面および露出側壁面、および前記非反応性エッチングにより前記配線パタ―ンに前記露出上面および前記露出側壁面を連結して形成され、前記ビアホールにより露出された露出斜面をも覆うように、前記高融点元素および前記低抵抗金属層の構成元素を含む導電性側壁膜を形成する工程と、
前記導電性側壁膜上に、前記ビアホールの側壁面、前記露出上面および露出側壁面、および前記露出斜面をも覆うように、第2のバリアメタル膜を形成する工程と、
前記ビアホールを、前記第2のバリアメタル膜を介して導電層により充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記8)
絶縁膜上に低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜を順次積層した配線パタ―ンを形成する工程と、
前記絶縁膜上において、前記配線パタ―ンを覆って、層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記配線パタ―ンの上面の一部と側壁面の一部を、それぞれ露出上面および露出側壁面として露出するビアホールを形成する工程と、
前記層間絶縁膜上に第2のバリアメタル膜を堆積し、前記ビアホールの側壁面および前記配線パタ―ンの前記露出上面を、前記第2のバリアメタル膜により覆う工程と、
前記第2のバリアメタル膜を堆積する工程の後、前記第2のバリアメタル膜に対し非反応性エッチングを、前記非反応性エッチングに使われるエッチング装置の壁面の温度よりも10℃以上低い基板温度において実行し、前記ビアホールの側壁面、前記露出上面および露出側壁面、および前記非反応性エッチングにより前記配線パタ―ンに前記露出上面および前記露出側壁面を連結して形成され前記ビアホールにより露出される露出斜面をも覆うように、前記高融点元素および前記低抵抗金属層の構成元素、さらに前記第2のバリアメタル膜の構成元素を含む導電性側壁膜を形成する工程と、
前記ビアホールを、前記導電性側壁膜を介して導電層により充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記9)
前記ビアホールを充填する工程の前、前記導電性側壁膜を形成する工程の後に、前記ビアホール中に前記導電性側壁膜を覆って第3のバリアメタル膜を形成する工程を含むことを特徴とする付記8記載の半導体装置の製造方法。
(付記10)
前記非反応性エッチングは、マイナス100℃〜プラス200℃の基板温度で実行されることを特徴とする付記7〜9のうち、何れか一項記載の半導体装置の製造方法。
(付記11)
前記非反応性エッチングは、前記エッチング装置の壁面温度を前記基板温度よりも10℃以上高く設定して実行されることを特徴とする付記10記載の半導体装置の製造方法。
(付記12)
前記非反応性エッチングは、前記エッチング装置の壁面温度をマイナス100℃〜プラス200℃の範囲に設定して実行されることを特徴とする付記11記載の半導体装置の製造方法。
(付記13)
絶縁膜上に、低抵抗金属層と第1のバリアメタル膜を積層した配線パタ―ンを形成する工程と、
前記絶縁膜上に、前記配線パタ―ンを覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記配線パタ―ンの上面の一部と側壁面の一部を、それぞれ露出上面および露出側壁面として露出するビアホールを形成する工程と、
前記ビアホールの側壁面、前記配線パタ―ンの前記露出上面および前記露出側壁面を、側壁絶縁膜により覆う工程と、
前記層間絶縁膜の主面に略垂直方向に作用するエッチングを行い、前記側壁絶縁膜を前記配線パタ―ンの露出上面から除去する工程と、
前記層間絶縁膜上に第2のバリアメタル膜を、前記第2のバリアメタル膜が前記ビアホールの側壁面を、前記側壁絶縁膜を介して覆うように、また前記第2のバリアメタル膜が前記配線パタ―ンと前記露出上面においてコンタクトするように形成する工程と、
前記ビアホールを、前記第2のバリアメタル膜を介して導電層により充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
12,42A 配線パタ―ン
12a,42a 下側バリア層
12b,42b 低抵抗Al−Cu配線層
12c,42c 上側バリア層
13,24,25,26,43,51,53 層間絶縁膜
13A,43A ビアホール
13a,43a ビアホールテーパ部
14,44,43B,43B1,51a,51b,53a バリアメタル膜
15,45 タングステン層
15A,45A,53A タングステンプラグ
21 基板
21A 素子領域
21Ch チャネル領域
21I 素子分離領域
21a,21b ソース/ドレインエクステンション領域
21c,21d ソース/ドレイン領域
22 ゲート絶縁膜
23 ゲート電極
23A,23B ゲート側壁絶縁膜
24A,24B ビアプラグ
25A,25B,26A,26B 配線パタ―ン
25C,25D ボーダレスコンタクトプラグ
30 プラズマエッチング装置
31 処理容器
31A 基板保持台
31S プロセス空間
31V 排気ポート
31W 被処理基板
32 バイアス電源
33 ドーム状部
34 コイル
31a,31b 冷却水通路
42d 露出斜面
42e 露出上面
42f 露出側壁面
43Ox 熱酸化膜
43b,53b 導電性側壁膜
43c 斜面部
51A,51B Cu配線パタ―ン
52 研磨ストッパ膜
54A 接続パッド
54B,55B,56B 開口部
55,56 パッシベーション膜
Claims (4)
- 絶縁膜上に形成され、低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜を順次積層した構造の配線パターンと、
前記絶縁膜上に形成され、前記配線パターンを覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記配線パターンの上面の一部と側壁面の一部をそれぞれ露出上面および露出側壁面として露出し、さらに前記配線パターンに、前記露出上面および前記露出側壁面を連結して形成された斜面をも露出斜面として露出するビアホールと、
前記ビアホールの側壁面、前記露出上面および前記露出側壁面、さらに前記露出斜面に、少なくとも前記ビアホールの底部において直接接して形成された、前記低抵抗金属層の構成元素および前記高融点金属元素、前記層間絶縁膜の構成元素を含む導電性側壁膜と、
前記ビアホールの前記側壁面、前記露出上面および前記露出側壁面、および前記露出斜面を、前記導電性側壁膜を介して覆い、高融点金属元素を含む第2のバリアメタル膜と、
前記ビアホールを、前記第2のバリアメタル膜を介して充填し、前記第2のバリアメタル膜に接する導電性プラグと、を含むことを特徴とする半導体装置。 - 絶縁膜上に形成され、低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜を順次積層した構造の配線パターンと、
前記絶縁膜上に形成され、前記配線パターンを覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記配線パターンの上面の一部と側壁面の一部をそれぞれ露出上面および露出側壁面として露出し、さらに前記配線パターンに前記露出上面および前記露出側壁面を連結して形成された斜面をも露出斜面として露出するビアホールと、
前記ビアホールの側壁面および前記配線パターンの前記露出上面に形成された第2のバリアメタル膜と、
前記ビアホールの前記側壁面および前記配線パターンの前記露出上面を前記第2のバリアメタル膜を介して覆い、さらに前記配線パターンの前記露出側壁面および前記露出斜面を、少なくとも前記ビアホールの底部において前記露出側壁面および前記露出斜面に接して覆う、前記高融点金属元素および前記低抵抗金属層の構成元素を含み、前記ビアホールの底部において前記層間絶縁膜の構成元素を含まない導電性側壁膜と、
前記ビアホールを、前記導電性側壁膜を介して充填する導電性プラグと、を含むことを特徴とする半導体装置。 - 絶縁膜上に低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜とを順次積層した配線パターンを形成する工程と、
前記絶縁膜上において、前記配線パターンを覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記配線パターンの上面の一部と側壁面の一部を、それぞれ露出上面および露出側壁面として露出するビアホールを形成する工程と、
前記ビアホールを介して前記露出上面と露出側壁面に対し反応性ガスを添加せずに希ガスのイオンを衝突させる非反応性エッチングを、前記配線パターンを担持する基板が保持される基板保持台が設けられる処理容器の器壁の温度よりも10℃以上低い前記基板保持台上における基板温度において実行し、前記ビアホールの側壁面、前記露出上面および露出側壁面、および前記非反応性エッチングにより前記配線パターンに前記露出上面および前記露出側壁面を連結して形成され、前記ビアホールにより露出された露出斜面をも覆うように、前記高融点金属元素および前記低抵抗金属層の構成元素を含む導電性側壁膜を形成する工程と、
前記導電性側壁膜上に、前記ビアホールの側壁面、前記露出上面および露出側壁面、および前記露出斜面をも覆うように、第2のバリアメタル膜を形成する工程と、
前記ビアホール内の前記第2のバリアメタル膜上に導電層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 絶縁膜上に低抵抗金属層と高融点金属元素を含む第1のバリアメタル膜を順次積層した配線パターンを形成する工程と、
前記絶縁膜上において、前記配線パターンを覆って、層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記配線パターンの上面の一部と側壁面の一部を、それぞれ露出上面および露出側壁面として露出するビアホールを形成する工程と、
前記層間絶縁膜上に第2のバリアメタル膜を堆積し、前記ビアホールの側壁面および前記配線パターンの前記露出上面を、前記第2のバリアメタル膜により覆う工程と、
前記第2のバリアメタル膜を堆積する工程の後、前記第2のバリアメタル膜に対し反応性ガスを添加せずに希ガスのイオンを衝突させる非反応性エッチングを、前記配線パターンを担持する基板が保持される基板保持台が設けられる処理容器の器壁の温度よりも10℃以上低い前記基板保持台上における基板温度において実行し、前記ビアホールの側壁面、前記露出上面および露出側壁面、および前記非反応性エッチングにより前記配線パターンに前記露出上面および前記露出側壁面を連結して形成され前記ビアホールにより露出される露出斜面をも覆うように、前記高融点金属元素および前記低抵抗金属層の構成元素、さらに前記第2のバリアメタル膜の構成元素を含む導電性側壁膜を形成する工程と、
前記ビアホール内の前記導電性側壁膜上に導電層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010052262A JP5526875B2 (ja) | 2010-03-09 | 2010-03-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010052262A JP5526875B2 (ja) | 2010-03-09 | 2010-03-09 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011187741A JP2011187741A (ja) | 2011-09-22 |
JP5526875B2 true JP5526875B2 (ja) | 2014-06-18 |
Family
ID=44793662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010052262A Expired - Fee Related JP5526875B2 (ja) | 2010-03-09 | 2010-03-09 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5526875B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06267888A (ja) * | 1993-03-12 | 1994-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3012187B2 (ja) * | 1996-02-05 | 2000-02-21 | 松下電子工業株式会社 | 半導体装置の製造方法 |
JPH09237830A (ja) * | 1996-02-28 | 1997-09-09 | Sony Corp | 半導体装置の製造方法 |
JP3596616B2 (ja) * | 2002-09-25 | 2004-12-02 | 沖電気工業株式会社 | 半導体装置の製造方法 |
JP2006228945A (ja) * | 2005-02-17 | 2006-08-31 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
-
2010
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---|---|
JP2011187741A (ja) | 2011-09-22 |
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R350 | Written notification of registration of transfer |
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