JPH09237830A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09237830A JPH09237830A JP4191696A JP4191696A JPH09237830A JP H09237830 A JPH09237830 A JP H09237830A JP 4191696 A JP4191696 A JP 4191696A JP 4191696 A JP4191696 A JP 4191696A JP H09237830 A JPH09237830 A JP H09237830A
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- barrier layer
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Abstract
(57)【要約】
【課題】 ボーダーレス配線構造のヴァイアホールへの
バリア層形成工程におけるステップカバレッジの問題を
解決し、信頼性の高い半導体装置の製造方法を提供す
る。 【解決手段】 ＴｉＮ層やＴｉ層からなるバリア層を、
プラズマＣＶＤ法により成膜する。 【効果】 アスペクト比の大きなヴァイアホールにおい
ても、バリア層が薄膜化したり欠落することなくステッ
プカバレッジ良く成膜できる。５００℃以下の低温で成
膜できるので、Ａｌ系金属からなる下層配線上のヴァイ
アホールにも適用可能である。
バリア層形成工程におけるステップカバレッジの問題を
解決し、信頼性の高い半導体装置の製造方法を提供す
る。 【解決手段】 ＴｉＮ層やＴｉ層からなるバリア層を、
プラズマＣＶＤ法により成膜する。 【効果】 アスペクト比の大きなヴァイアホールにおい
ても、バリア層が薄膜化したり欠落することなくステッ
プカバレッジ良く成膜できる。５００℃以下の低温で成
膜できるので、Ａｌ系金属からなる下層配線上のヴァイ
アホールにも適用可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、配線密度を高めた半導体装
置における層間接続を信頼性高く実現することが可能な
半導体装置の製造方法に関する。
法に関し、さらに詳しくは、配線密度を高めた半導体装
置における層間接続を信頼性高く実現することが可能な
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置のデザインルール
がハーフミクロンからクォータミクロンあるいはそれ以
下のレベルへと微細化し、かつ多層配線構造が多用され
るに伴い、配線層間を接続するための接続孔のアスペク
ト比も増大する傾向にある。例えば、０．１８μｍルー
ルの半導体装置においては、接続孔の開口径０．２μｍ
に対し、層間絶縁膜の厚さは１．０μｍ程度であるの
で、アスペクト比は５に達する。
がハーフミクロンからクォータミクロンあるいはそれ以
下のレベルへと微細化し、かつ多層配線構造が多用され
るに伴い、配線層間を接続するための接続孔のアスペク
ト比も増大する傾向にある。例えば、０．１８μｍルー
ルの半導体装置においては、接続孔の開口径０．２μｍ
に対し、層間絶縁膜の厚さは１．０μｍ程度であるの
で、アスペクト比は５に達する。
【０００３】さらに半導体装置の内部配線レイアウトに
おける設計自由度の向上や、ＣＡＤ（Ｃｏｍｐｕｔｅｒ
Ａｉｄｅｄ Ｄｅｓｉｇｎ）適用の容易化等の要求か
ら、下層配線と上層配線を接続するヴァイアプラグにお
いては、下層配線／ヴァイアホール間の合わせ余裕を縮
小あるいは省略したボーダーレス配線（オーバーラップ
レス配線）構造が提案され、この構造は例えば第５６回
応用物理学会学術講演会（１９９５年秋季年会）講演予
稿集ｐ６１３、講演番号２６ｐ−ＺＱ−１０に報告され
ている。このボーダーレス配線構造につき、従来からの
一般的な合わせ余裕部を有する配線構造と対比しつつ、
図５および図６を参照して説明する。
おける設計自由度の向上や、ＣＡＤ（Ｃｏｍｐｕｔｅｒ
Ａｉｄｅｄ Ｄｅｓｉｇｎ）適用の容易化等の要求か
ら、下層配線と上層配線を接続するヴァイアプラグにお
いては、下層配線／ヴァイアホール間の合わせ余裕を縮
小あるいは省略したボーダーレス配線（オーバーラップ
レス配線）構造が提案され、この構造は例えば第５６回
応用物理学会学術講演会（１９９５年秋季年会）講演予
稿集ｐ６１３、講演番号２６ｐ−ＺＱ−１０に報告され
ている。このボーダーレス配線構造につき、従来からの
一般的な合わせ余裕部を有する配線構造と対比しつつ、
図５および図６を参照して説明する。
【０００４】図６は合わせ余裕部２ａを有する下層配線
２上にヴァイアプラグ７ａを形成した多層配線構造を示
し、同図（ａ）はその概略断面図、同図（ｂ）はその概
略平面図である。かかる冗長部を下層配線２に予め設け
ておけば、ヴァイアホール５開口のためのフォトリソグ
ラフィ時に多少のアライメントずれが生じても、ヴァイ
アプラグ７ａが下層配線２上から逸脱する可能性は小さ
い。しかしこの合わせ余裕部２ａを予め設けておくと、
同図（ｂ）に示すように下層配線２の実質的な幅が拡大
するために、隣り合う配線（図示せず）間隔、すなわち
Ｌ／Ｓ（ラインアンドスペース）間隔のスペース部分が
増え、高集積化のネックとなる。符号６はバリア層であ
る。なお図６では、合わせ余裕部２ａは下層配線２の片
側に形成した構造を示すが、この合わせ余裕部２ａを下
層配線２の両側に設ける場合もある。
２上にヴァイアプラグ７ａを形成した多層配線構造を示
し、同図（ａ）はその概略断面図、同図（ｂ）はその概
略平面図である。かかる冗長部を下層配線２に予め設け
ておけば、ヴァイアホール５開口のためのフォトリソグ
ラフィ時に多少のアライメントずれが生じても、ヴァイ
アプラグ７ａが下層配線２上から逸脱する可能性は小さ
い。しかしこの合わせ余裕部２ａを予め設けておくと、
同図（ｂ）に示すように下層配線２の実質的な幅が拡大
するために、隣り合う配線（図示せず）間隔、すなわち
Ｌ／Ｓ（ラインアンドスペース）間隔のスペース部分が
増え、高集積化のネックとなる。符号６はバリア層であ
る。なお図６では、合わせ余裕部２ａは下層配線２の片
側に形成した構造を示すが、この合わせ余裕部２ａを下
層配線２の両側に設ける場合もある。
【０００５】一方、図５は下層配線２に合わせ余裕部を
設けない場合のボーダーレス配線構造を示し、同図
（ａ）はその概略断面図、同図（ｂ）は概略平面図であ
る。ボーダーレス配線は、ヴァイアホール開口時のアラ
イメントずれを予め見越し、これを許容して集積度を優
先する構造であり、隣り合う配線（図示せず）とのスペ
ース間隔に冗長部分は不要である。このボーダーレス配
線構造においては、下層配線２の上面の少なくとも一部
および側面の少なくとも一部で下層配線とヴァイアプラ
グ７ａが接続される場合がむしろ通常である。
設けない場合のボーダーレス配線構造を示し、同図
（ａ）はその概略断面図、同図（ｂ）は概略平面図であ
る。ボーダーレス配線は、ヴァイアホール開口時のアラ
イメントずれを予め見越し、これを許容して集積度を優
先する構造であり、隣り合う配線（図示せず）とのスペ
ース間隔に冗長部分は不要である。このボーダーレス配
線構造においては、下層配線２の上面の少なくとも一部
および側面の少なくとも一部で下層配線とヴァイアプラ
グ７ａが接続される場合がむしろ通常である。
【０００６】いずれのコンタクト構造においても、ヴァ
イアホール５内にＴｉ層やＴｉＮ層等のバリア層６をコ
ンフォーマルに、すなわち下地の段差形状を忠実に倣っ
て形成した後、タングステンや多結晶シリコン等を埋め
込みヴァイアプラグ７ａを形成する。このバリア層６の
形成工程は、バルクのＴｉ金属をターゲット材料とした
スパッタリングや、反応性スパッタリングにより通常施
される。中でも、例えば特開平６−１４０３５９号公報
に開示されている、スパッタリング粒子の垂直入射成分
を高めたコリメーティッドスパッタリングや、ターゲッ
ト距離をとった遠距離スパッタリングが注目されてい
る。これらのスパッタリング法によれば、従来のスパッ
タリング法と比較してコンタクト抵抗の低減やバリア性
の向上が確認されている。しかしこれらのスパッタリン
グ方法は、スパッタリングされた粒子の被処理基板への
垂直入射成分を高めた手法であるため、アスペクト比の
大きい微細な接続孔の肩部や側面に、膜厚が極端に薄い
部分が不可避的に形成される。この場合、次工程でＷの
ブランケットＣＶＤ等を施すと、原料ガスであるＷＦ6
が膜厚の薄い部分から浸入し、Ｗが異常成長したり、Ｔ
ｉ金属層やＴｉＮ層が剥離する不都合が生じる。とりわ
けボーダーレス配線構造においては、ヴァイアホール５
下部に微細なトレンチ部５ａが形成され、実質的なアス
ペクト比はさらに上昇するので、バリア層６のステップ
カバレッジの問題は一層重要である。
イアホール５内にＴｉ層やＴｉＮ層等のバリア層６をコ
ンフォーマルに、すなわち下地の段差形状を忠実に倣っ
て形成した後、タングステンや多結晶シリコン等を埋め
込みヴァイアプラグ７ａを形成する。このバリア層６の
形成工程は、バルクのＴｉ金属をターゲット材料とした
スパッタリングや、反応性スパッタリングにより通常施
される。中でも、例えば特開平６−１４０３５９号公報
に開示されている、スパッタリング粒子の垂直入射成分
を高めたコリメーティッドスパッタリングや、ターゲッ
ト距離をとった遠距離スパッタリングが注目されてい
る。これらのスパッタリング法によれば、従来のスパッ
タリング法と比較してコンタクト抵抗の低減やバリア性
の向上が確認されている。しかしこれらのスパッタリン
グ方法は、スパッタリングされた粒子の被処理基板への
垂直入射成分を高めた手法であるため、アスペクト比の
大きい微細な接続孔の肩部や側面に、膜厚が極端に薄い
部分が不可避的に形成される。この場合、次工程でＷの
ブランケットＣＶＤ等を施すと、原料ガスであるＷＦ6
が膜厚の薄い部分から浸入し、Ｗが異常成長したり、Ｔ
ｉ金属層やＴｉＮ層が剥離する不都合が生じる。とりわ
けボーダーレス配線構造においては、ヴァイアホール５
下部に微細なトレンチ部５ａが形成され、実質的なアス
ペクト比はさらに上昇するので、バリア層６のステップ
カバレッジの問題は一層重要である。
【０００７】
【発明が解決しようとする課題】コリメーション法等を
も含めたこれらスパッタリング方法では解決されないス
テップカバレッジの問題を解決するため、被処理基板表
面での化学反応を利用したＣＶＤ法によるコンフォーマ
ルなＴｉ金属層やＴｉＮ層の形成方法が期待されてい
る。
も含めたこれらスパッタリング方法では解決されないス
テップカバレッジの問題を解決するため、被処理基板表
面での化学反応を利用したＣＶＤ法によるコンフォーマ
ルなＴｉ金属層やＴｉＮ層の形成方法が期待されてい
る。
【０００８】現在提案されているＴｉ系材料層のＣＶＤ
方法は、大別して、半導体・集積回路技術第４４回シン
ポジウム講演論文集３１ページ（１９９３）等に報告さ
れているＴｉＣｌ4 等の無機系金属ハロゲン化物を用い
る方法と、Ｐｒｏｃ．１１ｔｈ．Ｉｎｔ．ＩＥＥＥ Ｖ
ＭＩＣ，ｐ４４０（１９９４）等に報告されているＴＤ
ＭＡＴ（Tetrakis(dimethylamino)titanium)やＴＤＥＡ
Ｔ（Tetrakis(diethylamino)titanium) 等の有機金属化
合物を用いる方法との２種類がある。
方法は、大別して、半導体・集積回路技術第４４回シン
ポジウム講演論文集３１ページ（１９９３）等に報告さ
れているＴｉＣｌ4 等の無機系金属ハロゲン化物を用い
る方法と、Ｐｒｏｃ．１１ｔｈ．Ｉｎｔ．ＩＥＥＥ Ｖ
ＭＩＣ，ｐ４４０（１９９４）等に報告されているＴＤ
ＭＡＴ（Tetrakis(dimethylamino)titanium)やＴＤＥＡ
Ｔ（Tetrakis(diethylamino)titanium) 等の有機金属化
合物を用いる方法との２種類がある。
【０００９】ところで、金属ハロゲン化物であるＴｉＣ
ｌ4 のＨ2 分子を用いた熱ＣＶＤ法による還元反応は、
次式（１）で与えられる吸熱反応であり、熱力学的には
反応の進みにくい系である（ΔＧは標準生成熱を表
す）。 ＴｉＣｌ4 ＋２Ｈ2 →Ｔｉ＋４ＨＣｌ ΔＧ＝３９３．３ｋＪ／ｍｏｌ （１） このため成膜には通常６００℃以上の高温を必要とし、
下層配線がＡｌ系金属の場合には適用できない。式
（１）の反応系に窒化性ガスを混合してＴｉＮを成膜す
る場合も同様である。また有機Ｔｉ化合物を用いた場合
には、膜中に残留炭素が多く取り込まれ易く、バリア層
の比抵抗値が大きくなるのでやはり適用は困難である。
ｌ4 のＨ2 分子を用いた熱ＣＶＤ法による還元反応は、
次式（１）で与えられる吸熱反応であり、熱力学的には
反応の進みにくい系である（ΔＧは標準生成熱を表
す）。 ＴｉＣｌ4 ＋２Ｈ2 →Ｔｉ＋４ＨＣｌ ΔＧ＝３９３．３ｋＪ／ｍｏｌ （１） このため成膜には通常６００℃以上の高温を必要とし、
下層配線がＡｌ系金属の場合には適用できない。式
（１）の反応系に窒化性ガスを混合してＴｉＮを成膜す
る場合も同様である。また有機Ｔｉ化合物を用いた場合
には、膜中に残留炭素が多く取り込まれ易く、バリア層
の比抵抗値が大きくなるのでやはり適用は困難である。
【００１０】本発明は、上述した実質的なアスペクト比
の大きいボーダーレス配線のヴァイアホールへのバリア
層形成時におけるステップカバレッジや成膜温度の問題
点に鑑みて提案するものである。すなわち本発明の課題
は、ボーダーレス配線のヴァイアホールへバリア層を形
成するにあたり、ステップカバレッジに優れ、かつＡｌ
系金属からなる下層配線上にも適用できる成膜法を提案
し、信頼性に優れた高集積度の半導体装置の製造方法を
提供することである。
の大きいボーダーレス配線のヴァイアホールへのバリア
層形成時におけるステップカバレッジや成膜温度の問題
点に鑑みて提案するものである。すなわち本発明の課題
は、ボーダーレス配線のヴァイアホールへバリア層を形
成するにあたり、ステップカバレッジに優れ、かつＡｌ
系金属からなる下層配線上にも適用できる成膜法を提案
し、信頼性に優れた高集積度の半導体装置の製造方法を
提供することである。
【００１１】
【課題を解決するための手段】本発明は上述の課題を解
決するために提案するものであり、下層配線上の層間絶
縁膜に、この下層配線の上面の少なくとも一部および側
面の少なくとも一部をともに臨む接続孔を開口する工
程、この接続孔内部にバリア層をコンフォーマルに形成
する工程を有する半導体装置の製造方法において、この
バリア層の形成工程は、プラズマＣＶＤ法によることを
特徴とするものである。本発明で採用するバリア層は、
Ｔｉ層およびＴｉＮ層のうちの少なくともいずれか一種
であることが望ましい。また本発明は下層配線はＡｌ系
金属配線である場合に好ましく適用することができる。
決するために提案するものであり、下層配線上の層間絶
縁膜に、この下層配線の上面の少なくとも一部および側
面の少なくとも一部をともに臨む接続孔を開口する工
程、この接続孔内部にバリア層をコンフォーマルに形成
する工程を有する半導体装置の製造方法において、この
バリア層の形成工程は、プラズマＣＶＤ法によることを
特徴とするものである。本発明で採用するバリア層は、
Ｔｉ層およびＴｉＮ層のうちの少なくともいずれか一種
であることが望ましい。また本発明は下層配線はＡｌ系
金属配線である場合に好ましく適用することができる。
【００１２】ＴｉＣｌ4 等のハロゲン化チタンのプラズ
マ励起水素活性種による還元反応は、次式（２）で示さ
れる発熱反応となる。 ＴｉＣｌ4 ＋４Ｈ→Ｔｉ＋４ＨＣｌ ΔＧ＝−４７８．６ｋＪ／ｍｏｌ （２）
マ励起水素活性種による還元反応は、次式（２）で示さ
れる発熱反応となる。 ＴｉＣｌ4 ＋４Ｈ→Ｔｉ＋４ＨＣｌ ΔＧ＝−４７８．６ｋＪ／ｍｏｌ （２）
【００１３】したがって、プラズマＣＶＤによるＴｉ系
バリア層の形成は、ステップカバレッジに優れることは
勿論、反応が容易に進行しやすく５００℃以下の比較的
低温での成膜も可能となる。とりわけ、ＥＣＲ−ＣＶＤ
法、誘導結合プラズマＣＶＤ法やヘリコン波プラズマＣ
ＶＤ法のような高密度プラズマ発生源によるプラズマＣ
ＶＤ法を採用すれば還元反応はさらに容易になり、低温
プロセスであっても膜中の残留塩素含有量が例えば１ｍ
ｏｌ％以下となる。したがって、下層配線にＡｌ系金属
配線を採用しても不所望の配線リフローが発生すること
はなく、またアフターコロージョン発生の虞れも少な
い。
バリア層の形成は、ステップカバレッジに優れることは
勿論、反応が容易に進行しやすく５００℃以下の比較的
低温での成膜も可能となる。とりわけ、ＥＣＲ−ＣＶＤ
法、誘導結合プラズマＣＶＤ法やヘリコン波プラズマＣ
ＶＤ法のような高密度プラズマ発生源によるプラズマＣ
ＶＤ法を採用すれば還元反応はさらに容易になり、低温
プロセスであっても膜中の残留塩素含有量が例えば１ｍ
ｏｌ％以下となる。したがって、下層配線にＡｌ系金属
配線を採用しても不所望の配線リフローが発生すること
はなく、またアフターコロージョン発生の虞れも少な
い。
【００１４】
【実施例】以下、本発明の具体的実施例につき添付図面
を参照して説明する。以下の実施例は、プラズマＣＶＤ
装置としてＥＣＲプラズマＣＶＤ装置を採用し、ＴｉＣ
ｌ4 ／Ｈ2 系あるいはＴｉＣｌ4 ／Ｎ2 ／Ｈ2 系の混合
ガスを用いてボーダーレス配線のヴァイアホールにＴｉ
層あるいはＴｉＮ層をコンフォーマルに形成した例であ
る。なおボーダーレス配線の説明に供した図５中の構成
要素と同様の部分には、同一の参照符号を付すものとす
る。
を参照して説明する。以下の実施例は、プラズマＣＶＤ
装置としてＥＣＲプラズマＣＶＤ装置を採用し、ＴｉＣ
ｌ4 ／Ｈ2 系あるいはＴｉＣｌ4 ／Ｎ2 ／Ｈ2 系の混合
ガスを用いてボーダーレス配線のヴァイアホールにＴｉ
層あるいはＴｉＮ層をコンフォーマルに形成した例であ
る。なおボーダーレス配線の説明に供した図５中の構成
要素と同様の部分には、同一の参照符号を付すものとす
る。
【００１５】実施例１ 本実施例は通常のボーダーレス配線において、微細なト
レンチ部が形成されて実質的なアスペクト比が高まった
ヴァイアホールに本発明を適用した例であり、これを図
１（ａ）〜（ｄ）および図２（ｅ）〜（ｇ）を参照して
説明する。
レンチ部が形成されて実質的なアスペクト比が高まった
ヴァイアホールに本発明を適用した例であり、これを図
１（ａ）〜（ｄ）および図２（ｅ）〜（ｇ）を参照して
説明する。
【００１６】本実施例で採用した被処理基板は、図１
（ａ）に示すように下層絶縁膜１上にＡｌ系金属からな
る下層配線２およびＳｉＯ2 等からなる層間絶縁膜３が
形成され、さらにヴァイアホール開口用のレジストマス
ク４がパターニングされたものである。このうち、層間
絶縁膜３の厚さは例えば１．０μｍでありその表面はＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）等で平坦化されていてもよい。レジス
トマスク４の開口径は例えば０．２μｍであり、フォト
リソグラフィ時のアライメントずれによりその開口位置
はＡｌ系金属配線２の直上から偏っている。なお下層配
線２はバリア層／Ａｌ系金属層／反射防止層等からなる
積層構造であってもよく、多結晶シリコンや高融点金属
等他の導電材料であってもよい。ただしその平面形状は
配線集積度向上のための合わせ余裕部を有していない。
（ａ）に示すように下層絶縁膜１上にＡｌ系金属からな
る下層配線２およびＳｉＯ2 等からなる層間絶縁膜３が
形成され、さらにヴァイアホール開口用のレジストマス
ク４がパターニングされたものである。このうち、層間
絶縁膜３の厚さは例えば１．０μｍでありその表面はＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）等で平坦化されていてもよい。レジス
トマスク４の開口径は例えば０．２μｍであり、フォト
リソグラフィ時のアライメントずれによりその開口位置
はＡｌ系金属配線２の直上から偏っている。なお下層配
線２はバリア層／Ａｌ系金属層／反射防止層等からなる
積層構造であってもよく、多結晶シリコンや高融点金属
等他の導電材料であってもよい。ただしその平面形状は
配線集積度向上のための合わせ余裕部を有していない。
【００１７】図１（ａ）に示す被処理基板を平行平板型
ＲＩＥ装置に搬入し、一例として下記エッチング条件に
よりヴァイアホール５を開口する。開口後の状態を図１
（ｂ）に示す。同図に示されるように、ヴァイアホール
５下部には下層配線２の上面の一部および側面の一部が
露出している。もちろん、下層配線２の側面を全部露出
するまでエッチングを継続してもよい。 ＣＨＦ3 ５０ ｓｃｃｍ（可変） ＣＦ4 １０ ｓｃｃｍ（一定） Ａｒ １５０ ｓｃｃｍ ガス圧力 ２７ Ｐａ ＲＦパワー １．０ ｋＷ（１３．５６ＭＨｚ） 被処理基板温度 ５ ℃
ＲＩＥ装置に搬入し、一例として下記エッチング条件に
よりヴァイアホール５を開口する。開口後の状態を図１
（ｂ）に示す。同図に示されるように、ヴァイアホール
５下部には下層配線２の上面の一部および側面の一部が
露出している。もちろん、下層配線２の側面を全部露出
するまでエッチングを継続してもよい。 ＣＨＦ3 ５０ ｓｃｃｍ（可変） ＣＦ4 １０ ｓｃｃｍ（一定） Ａｒ １５０ ｓｃｃｍ ガス圧力 ２７ Ｐａ ＲＦパワー １．０ ｋＷ（１３．５６ＭＨｚ） 被処理基板温度 ５ ℃
【００１８】この後レジストマスク４をアッシング除去
した状態を図１（ｃ）に示す。ヴァイアホール５下部に
は下層配線２の上面の一部および下面の一部が露出して
おり、これにより微細なトレンチ部５ａが形成されてい
る。このトレンチ部５ａの存在は、ボーダーレス配線に
おけるバリア層のコンフォーマルな成膜を困難なものに
している。
した状態を図１（ｃ）に示す。ヴァイアホール５下部に
は下層配線２の上面の一部および下面の一部が露出して
おり、これにより微細なトレンチ部５ａが形成されてい
る。このトレンチ部５ａの存在は、ボーダーレス配線に
おけるバリア層のコンフォーマルな成膜を困難なものに
している。
【００１９】つぎにヴァイアホール５内部を常法により
清浄化後、ＥＣＲプラズマＣＶＤ装置により下記条件に
よりＴｉＮからなるバリア層６を図１（ｄ）に示すよう
に例えば３０ｎｍの厚さに成膜する。 バリア層プラズマＣＶＤ条件 ＴｉＣｌ4 ２０ ｓｃｃｍ Ｎ2 ８ ｓｃｃｍ Ｈ2 ２６ ｓｃｃｍ Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨｚ） 被処理基板温度 ４６０ ℃ 本プラズマＣＶＤ工程によれば、バリア層６は微細なト
レンチ部５ａにおいても薄膜化や欠落を生じることな
く、コンフォーマルに形成される。被処理基板温度はＡ
ｌの融点６６０℃より充分に低いので、下層配線２が変
形することもない。バリア層６中の残留塩素濃度は１ｍ
ｏｌ％以下であった。
清浄化後、ＥＣＲプラズマＣＶＤ装置により下記条件に
よりＴｉＮからなるバリア層６を図１（ｄ）に示すよう
に例えば３０ｎｍの厚さに成膜する。 バリア層プラズマＣＶＤ条件 ＴｉＣｌ4 ２０ ｓｃｃｍ Ｎ2 ８ ｓｃｃｍ Ｈ2 ２６ ｓｃｃｍ Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨｚ） 被処理基板温度 ４６０ ℃ 本プラズマＣＶＤ工程によれば、バリア層６は微細なト
レンチ部５ａにおいても薄膜化や欠落を生じることな
く、コンフォーマルに形成される。被処理基板温度はＡ
ｌの融点６６０℃より充分に低いので、下層配線２が変
形することもない。バリア層６中の残留塩素濃度は１ｍ
ｏｌ％以下であった。
【００２０】この後の工程を図２（ｅ）〜（ｇ）に示
す。ヴァイアプラグ形成のため、ブランケットＣＶＤに
よりタングステンからなるヴァイアプラグ材料層７を下
記ＣＶＤ条件により成膜する。 第１ステップ（核成長工程） ＷＦ6 １０ ｓｃｃｍ ＳｉＨ4 ７ ｓｃｃｍ Ｈ2 ３００ ｓｃｃｍ ガス圧力 ７０ Ｐａ 被処理基板温度 ４５０ ℃ 成膜時間 ２０ 秒 第２ステップ（バルク成膜工程） ＷＦ6 ２５ ｓｃｃｍ Ｈ2 ５００ ｓｃｃｍ ガス圧力 ７００ Ｐａ 被処理基板温度 ４５０ ℃ ヴァイアプラグ材料層７は層間絶縁膜３上の平坦部で例
えば３００ｎｍの厚さに形成する。この状態を図２
（ｅ）に示す。
す。ヴァイアプラグ形成のため、ブランケットＣＶＤに
よりタングステンからなるヴァイアプラグ材料層７を下
記ＣＶＤ条件により成膜する。 第１ステップ（核成長工程） ＷＦ6 １０ ｓｃｃｍ ＳｉＨ4 ７ ｓｃｃｍ Ｈ2 ３００ ｓｃｃｍ ガス圧力 ７０ Ｐａ 被処理基板温度 ４５０ ℃ 成膜時間 ２０ 秒 第２ステップ（バルク成膜工程） ＷＦ6 ２５ ｓｃｃｍ Ｈ2 ５００ ｓｃｃｍ ガス圧力 ７００ Ｐａ 被処理基板温度 ４５０ ℃ ヴァイアプラグ材料層７は層間絶縁膜３上の平坦部で例
えば３００ｎｍの厚さに形成する。この状態を図２
（ｅ）に示す。
【００２１】つぎにタングステンからなるヴァイアプラ
グ材料層７およびＴｉＮからなるバリア層６をエッチバ
ックする。このエッチバックは、一例として基板バイア
ス印加型ＥＣＲプラズマエッチング装置により下記条件
により連続的に施す。 ヴァイアプラグ材料層エッチバック条件 ＳＦ6 ２０ ｓｃｃｍ ガス圧力 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ＧＨｚ） ＲＦバイアスパワー１５０ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 １００ ℃ バリア層エッチバック条件 Ｃｌ2 ４０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ ガス圧力 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ＧＨｚ） ＲＦバイアスアパワー２００ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 １００ ℃ エッチバック終了後、ヴァイアプラグ７ａが平坦に埋め
込まれた状態を図２（ｆ）に示す。最後にＡｌ系金属層
をスパッタリングにより堆積後、パターニングして上層
配線８を形成する。この状態を図２（ｇ）に示す。
グ材料層７およびＴｉＮからなるバリア層６をエッチバ
ックする。このエッチバックは、一例として基板バイア
ス印加型ＥＣＲプラズマエッチング装置により下記条件
により連続的に施す。 ヴァイアプラグ材料層エッチバック条件 ＳＦ6 ２０ ｓｃｃｍ ガス圧力 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ＧＨｚ） ＲＦバイアスパワー１５０ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 １００ ℃ バリア層エッチバック条件 Ｃｌ2 ４０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ ガス圧力 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ＧＨｚ） ＲＦバイアスアパワー２００ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 １００ ℃ エッチバック終了後、ヴァイアプラグ７ａが平坦に埋め
込まれた状態を図２（ｆ）に示す。最後にＡｌ系金属層
をスパッタリングにより堆積後、パターニングして上層
配線８を形成する。この状態を図２（ｇ）に示す。
【００２２】本実施例によれば、ヴァイアホール下部に
微細なトレンチが形成された複雑な形状のボーダーレス
配線においても、信頼性の高いバリア層を形成すること
が可能である。
微細なトレンチが形成された複雑な形状のボーダーレス
配線においても、信頼性の高いバリア層を形成すること
が可能である。
【００２３】実施例２ 本実施例は同じくボーダーレス配線において、ヴァイア
ホール下部に露出した下層配線の肩の部分を予めエッチ
ングにより落としてなだらかな形状とした後、バリア層
を形成した例であり、これを図３（ａ）〜（ｄ）および
図４（ｅ）〜（ｈ）を参照して説明する。
ホール下部に露出した下層配線の肩の部分を予めエッチ
ングにより落としてなだらかな形状とした後、バリア層
を形成した例であり、これを図３（ａ）〜（ｄ）および
図４（ｅ）〜（ｈ）を参照して説明する。
【００２４】本実施例で採用した被処理基板、ヴァイア
ホール形成工程およびレジストアッシング工程までは前
実施例１と同様であり、ここまでの工程に相当する図３
（ａ）〜（ｃ）の重複する説明は省略する。
ホール形成工程およびレジストアッシング工程までは前
実施例１と同様であり、ここまでの工程に相当する図３
（ａ）〜（ｃ）の重複する説明は省略する。
【００２５】次にヴァイアホール５底部に露出した下層
配線２の肩部分を、平行平板型スパッタエッチング装置
により、一例として下記条件によりスパッタエッチング
する。 Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ ＲＦパワー １５０ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 ４６０ ℃ 本スパッタエッチング工程により、ヴァイアホール５の
形状は図３（ｄ）に示すようになり、微細なトレンチ部
５ａは解消される。
配線２の肩部分を、平行平板型スパッタエッチング装置
により、一例として下記条件によりスパッタエッチング
する。 Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ ＲＦパワー １５０ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 ４６０ ℃ 本スパッタエッチング工程により、ヴァイアホール５の
形状は図３（ｄ）に示すようになり、微細なトレンチ部
５ａは解消される。
【００２６】つぎにヴァイアホール５内部を清浄化後、
ＥＣＲプラズマＣＶＤ装置により下記条件によりＴｉ層
およびＴｉＮ層の積層からなるバリア層６を図４（ｅ）
に示すように各々例えば２０ｎｍの厚さに成膜する。 バリア層（Ｔｉ層）プラズマＣＶＤ条件 ＴｉＣｌ4 ３ ｓｃｃｍ Ｈ2 １００ ｓｃｃｍ Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨｚ） 被処理基板温度 ４６０ ℃ バリア層（ＴｉＮ層）プラズマＣＶＤ条件 ＴｉＣｌ4 ２０ ｓｃｃｍ Ｎ2 ８ ｓｃｃｍ Ｈ2 ２６ ｓｃｃｍ Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨｚ） 被処理基板温度 ４６０ ℃ 本プラズマＣＶＤ工程によれば、バリア層６は微細なト
レンチ部５ａにおいても薄膜化や欠落を生じることな
く、コンフォーマルに形成される。被処理基板温度はＡ
ｌの融点６６０℃より充分に低いので、下層配線２が変
形することもない。バリア層６中の残留塩素濃度はいず
れも１ｍｏｌ％以下であった。
ＥＣＲプラズマＣＶＤ装置により下記条件によりＴｉ層
およびＴｉＮ層の積層からなるバリア層６を図４（ｅ）
に示すように各々例えば２０ｎｍの厚さに成膜する。 バリア層（Ｔｉ層）プラズマＣＶＤ条件 ＴｉＣｌ4 ３ ｓｃｃｍ Ｈ2 １００ ｓｃｃｍ Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨｚ） 被処理基板温度 ４６０ ℃ バリア層（ＴｉＮ層）プラズマＣＶＤ条件 ＴｉＣｌ4 ２０ ｓｃｃｍ Ｎ2 ８ ｓｃｃｍ Ｈ2 ２６ ｓｃｃｍ Ａｒ １７０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨｚ） 被処理基板温度 ４６０ ℃ 本プラズマＣＶＤ工程によれば、バリア層６は微細なト
レンチ部５ａにおいても薄膜化や欠落を生じることな
く、コンフォーマルに形成される。被処理基板温度はＡ
ｌの融点６６０℃より充分に低いので、下層配線２が変
形することもない。バリア層６中の残留塩素濃度はいず
れも１ｍｏｌ％以下であった。
【００２７】この後の図４（ｆ）〜（ｈ）に示すヴァイ
アプラグ形成工程から上層配線形成工程は前実施例１と
同様であるので重複する説明は省略する。本実施例によ
れば、ヴァイアホール下部の微細なトレンチを修正して
なだらかな形状とすることにより、バリア層のステップ
カバレッジはさらに向上し、信頼性の高いバリア層を形
成することが可能である。またバリア層をＴｉ層／Ｔｉ
Ｎ層の２層構造とすることにより、下層配線とヴァイア
プラグとの密着性やコンタクト抵抗値の改善を図ること
も可能である。
アプラグ形成工程から上層配線形成工程は前実施例１と
同様であるので重複する説明は省略する。本実施例によ
れば、ヴァイアホール下部の微細なトレンチを修正して
なだらかな形状とすることにより、バリア層のステップ
カバレッジはさらに向上し、信頼性の高いバリア層を形
成することが可能である。またバリア層をＴｉ層／Ｔｉ
Ｎ層の２層構造とすることにより、下層配線とヴァイア
プラグとの密着性やコンタクト抵抗値の改善を図ること
も可能である。
【００２８】以上、本発明の半導体装置の製造方法につ
き２例の実施例により説明を加えたが、本発明はこれら
実施例に限定されることなく各種の実施態様が可能であ
る。例えばボーダーレス配線以外にも、アスペクト比の
大きな通常のヴァイアホールやコンタクトホールへのバ
リア層形成工程に適用することが可能である。
き２例の実施例により説明を加えたが、本発明はこれら
実施例に限定されることなく各種の実施態様が可能であ
る。例えばボーダーレス配線以外にも、アスペクト比の
大きな通常のヴァイアホールやコンタクトホールへのバ
リア層形成工程に適用することが可能である。
【００２９】バリア層の材料としてＴｉおよびＴｉＮ以
外に、他の高融点金属やその化合物を用いてもよい。
外に、他の高融点金属やその化合物を用いてもよい。
【００３０】本発明のプラズマＣＶＤのソースガスとし
てＴｉＣｌ4 （ｍｐ＝−２５℃、ｂｐ＝１３６℃）を例
示したが、他のハロゲン化チタンすなわちＴｉＢｒ
4 （ｍｐ＝３９℃、ｂｐ＝２３０℃）、ＴｉＩ4 （ｍｐ
＝１５０℃、ｂｐ＝３７７．１℃）等を採用してもよ
い。ＴｉＣｌ4 は室温で液体であり、取り扱いの簡便さ
から特に好ましく使用することができる。また有機Ｔｉ
化合物を採用してもよい。これらのハロゲン化チタンお
よび有機Ｔｉ化合物は、公知のバーニング法あるいはキ
ャリアガスを用いた加熱バブリング法でプラズマＣＶＤ
チャンバへ導入すればよい。またＴｉＮ形成時の窒化剤
として例示したＮ2 の他に、ＮＨ3 、Ｎ2 Ｈ4 やその誘
導体、あるいはアルキルアミン化合物類等を任意に用い
てよい。このような窒化剤の例としてメチルヒドラジン
類やメチルアミン等を例示できる。
てＴｉＣｌ4 （ｍｐ＝−２５℃、ｂｐ＝１３６℃）を例
示したが、他のハロゲン化チタンすなわちＴｉＢｒ
4 （ｍｐ＝３９℃、ｂｐ＝２３０℃）、ＴｉＩ4 （ｍｐ
＝１５０℃、ｂｐ＝３７７．１℃）等を採用してもよ
い。ＴｉＣｌ4 は室温で液体であり、取り扱いの簡便さ
から特に好ましく使用することができる。また有機Ｔｉ
化合物を採用してもよい。これらのハロゲン化チタンお
よび有機Ｔｉ化合物は、公知のバーニング法あるいはキ
ャリアガスを用いた加熱バブリング法でプラズマＣＶＤ
チャンバへ導入すればよい。またＴｉＮ形成時の窒化剤
として例示したＮ2 の他に、ＮＨ3 、Ｎ2 Ｈ4 やその誘
導体、あるいはアルキルアミン化合物類等を任意に用い
てよい。このような窒化剤の例としてメチルヒドラジン
類やメチルアミン等を例示できる。
【００３１】本発明で採用するプラズマＣＶＤ装置とし
ては、実施例で採用したＥＣＲプラズマＣＶＤ装置をは
じめとして、誘導結合プラズマＣＶＤ装置やヘリコン波
プラズマＣＶＤ装置のような高密度プラズマ発生源によ
るプラズマＣＶＤの採用が成膜速度や均一性、あるいは
残留ハロゲン量低減の観点から望ましいが、通常の平行
平板型プラズマＣＶＤ装置でもよい。またプラズマ励起
と同時に低圧Ｈｇランプやエキシマレーザ等、励起光ビ
ームを照射する光プラズマＣＶＤを採用すれば、さらに
還元効率のよい反応を利用することが可能である。
ては、実施例で採用したＥＣＲプラズマＣＶＤ装置をは
じめとして、誘導結合プラズマＣＶＤ装置やヘリコン波
プラズマＣＶＤ装置のような高密度プラズマ発生源によ
るプラズマＣＶＤの採用が成膜速度や均一性、あるいは
残留ハロゲン量低減の観点から望ましいが、通常の平行
平板型プラズマＣＶＤ装置でもよい。またプラズマ励起
と同時に低圧Ｈｇランプやエキシマレーザ等、励起光ビ
ームを照射する光プラズマＣＶＤを採用すれば、さらに
還元効率のよい反応を利用することが可能である。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、ボーダーレス配線の
ヴァイアホールへのバリア層形成工程において、ステッ
プカバレッジに優れ、かつＡｌ系金属のように耐熱性の
低い下層配線上においても適用しうる成膜法を提供でき
る。したがって、デザインルールの縮小された高集積度
の半導体装置を信頼性高く製造することが可能となる。
の半導体装置の製造方法によれば、ボーダーレス配線の
ヴァイアホールへのバリア層形成工程において、ステッ
プカバレッジに優れ、かつＡｌ系金属のように耐熱性の
低い下層配線上においても適用しうる成膜法を提供でき
る。したがって、デザインルールの縮小された高集積度
の半導体装置を信頼性高く製造することが可能となる。
【図１】本発明の半導体装置の製造方法の、実施例１の
製造工程の前半を説明するための概略断面図である。
製造工程の前半を説明するための概略断面図である。
【図２】本発明の半導体装置の製造方法の、実施例１の
製造工程の後半を説明するための概略断面図である。
製造工程の後半を説明するための概略断面図である。
【図３】本発明の半導体装置の製造方法の、実施例２の
製造工程の前半を説明するための概略断面図である。
製造工程の前半を説明するための概略断面図である。
【図４】本発明の半導体装置の製造方法の、実施例２の
製造工程の後半を説明するための概略断面図である。
製造工程の後半を説明するための概略断面図である。
【図５】ボーダーレス配線構造のヴァイアプラグ部分を
示し、（ａ）はその概略断面図、（ｂ）はその概略平面
図である。
示し、（ａ）はその概略断面図、（ｂ）はその概略平面
図である。
【図６】下層配線に合わせ余裕部を有する一般的な配線
構造のヴァイアプラグ部分を示し、（ａ）はその概略断
面図、（ｂ）はその概略平面図である。
構造のヴァイアプラグ部分を示し、（ａ）はその概略断
面図、（ｂ）はその概略平面図である。
１…下層絶縁膜、２…下層配線、２ａ…合わせ余裕部、
３…層間絶縁膜、４…レジストマスク、５…ヴァイアホ
ール、５ａ…トレンチ部、６…バリア層、７…ヴァイア
プラグ材料層、７ａ…ヴァイアプラグ、８…上層配線
３…層間絶縁膜、４…レジストマスク、５…ヴァイアホ
ール、５ａ…トレンチ部、６…バリア層、７…ヴァイア
プラグ材料層、７ａ…ヴァイアプラグ、８…上層配線
Claims (3)
- 【請求項１】 下層配線上の層間絶縁膜に、前記下層配
線の上面の少なくとも一部および側面の少なくとも一部
をともに臨む接続孔を開口する工程、 前記接続孔内部にバリア層をコンフォーマルに形成する
工程を有する半導体装置の製造方法において、 前記バリア層の形成工程は、プラズマＣＶＤ法によるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 バリア層はＴｉ層およびＴｉＮ層のうち
の少なくともいずれか一種であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 下層配線はＡｌ系金属配線であることを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191696A JPH09237830A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191696A JPH09237830A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237830A true JPH09237830A (ja) | 1997-09-09 |
Family
ID=12621589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191696A Pending JPH09237830A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237830A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516153A (ja) * | 1997-09-05 | 2001-09-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｃｖｄバリア層を有するボーダーレスバイア |
| JP2003282709A (ja) * | 2002-01-09 | 2003-10-03 | Hynix Semiconductor Inc | 半導体素子の多層金属配線形成方法 |
| KR100493993B1 (ko) * | 1998-08-17 | 2005-06-10 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2011187741A (ja) * | 2010-03-09 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
-
1996
- 1996-02-28 JP JP4191696A patent/JPH09237830A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516153A (ja) * | 1997-09-05 | 2001-09-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｃｖｄバリア層を有するボーダーレスバイア |
| KR100493993B1 (ko) * | 1998-08-17 | 2005-06-10 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2003282709A (ja) * | 2002-01-09 | 2003-10-03 | Hynix Semiconductor Inc | 半導体素子の多層金属配線形成方法 |
| JP4583706B2 (ja) * | 2002-01-09 | 2010-11-17 | マグナチップセミコンダクター有限会社 | 半導体素子の多層金属配線形成方法 |
| JP2011187741A (ja) * | 2010-03-09 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
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