JP4583706B2 - 半導体素子の多層金属配線形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の多層金属配線形成方法に関するもので、特に、多層金属配線の層間絶縁膜形成工程時低誘電率絶縁膜を用いて素子の特性及び信頼性を向上させる技術に関する。
【0002】
【従来の技術】
一般に、素子の間、又は素子と外部回路の間を電気的に接続させるための半導体素子の配線は配線のための所定のコンタクトホール及びビアホールを配線材料で埋め立てて配線層を形成し後続工程を経て構成され、特に低い抵抗を必要とする所には金属配線を用いる。
【0003】
前記金属配線はアルミニウムAlに少量のシリコンや銅(Cu)が含まれるかシリコンと銅が全て含まれて非抵抗が低いながら加工性に優れるアルミニウム合金を配線材料にして物理気相蒸着(physical vapor deposition、以下PVDという)方法のスパッタリングで前記のコンタクトホール及びビアホールを埋め込む方法で形成される。
【0004】
半導体素子が高集積化されることによって金属配線形成工程はRC遅延(resistance capacitance delay)を減らすための層間絶縁膜に低誘電常数を有するローケイ物質層を回転塗布方式で形成し上部配線と下部配線を連結するためにビアホールを形成した後、これを埋め立ててタングステンコンタクトプラグを形成する方法を用いる。
このとき、前記低誘電率絶縁膜を回転塗布するとき金属配線の広さ及び密度によって金属配線上の低誘電率絶縁膜が不均一に塗布される。
【0005】
また、不均一な厚さによって上部金属配線と下部金属配線間のインターキャパシタンス値が金属配線の広さ及び密度によって異なりこれは素子の特性を低下させる。
また、ビアホールドライエッチングボーイング(bowing)現象を起こすことでエッチング条件を難しくし、ビアホール側壁のボーイング現象によって接着膜と拡散防止膜の蒸着不良によって後続工程のタングステンコンタクトプラグ形成工程を難しくする。
また、前記金属配線のパタニング工程時近接効果によって前記金属配線の端部分がショートニングされラウディングされる現象が起こり、これはビアコンタクトエッチング工程時工程マージンを減少させることで素子の特性劣化を起こす。
【0006】
図1ないし図5は従来技術の実施態様による半導体素子の多層金属配線形成方法を示す断面図である。
図1を参照すると、半導体基板11上部に下部金属配線13を形成する。
このとき下部金属配線13はアルミニウム合金で形成されたもので、その上部及び下部にはTi又はTi/TiNの積層構造が備えられている。
【0007】
ここで、参照符号100は下部金属配線の面積変化領域を示し、参照符号200は下部金属配線の密度変化領域を示す。即ち、下部金属配線の面積変化100は左側には面積の大きい金属配線が形成されており、その右側には面積の小さい金属配線が形成されており、下部金属配線の密度変化領域200は左側には金属配線の密度が高く、その右側には左側に比べて密度が相対的に低い金属配線が形成されている。
その他、前記下部金属配線13を塗布する低誘電率絶縁膜15を形成する。
このとき、前記低誘電率絶縁膜15は誘電常数が約3の物質を回転塗布方法で形成したものである。
このとき前記低誘電率絶縁膜15は金属と金属間の埋め立て性、即ち、段差被覆性に優れるが低誘電率絶縁膜が有している粘着性によって金属配線上に同一な厚さに塗布されず金属配線の広さと密度によって他の厚さで塗布される。
一般的に金属配線の面積が大きい場合には小さい場合に比べて厚く塗布され、金属配線の密度の高い箇所では低い箇所に比べて厚く塗布される。
【0008】
その後、前記低誘電率絶縁膜15の上部にPECVD(plasma enhanced chemical vapor depoaition、以下PECVD方法と称する)方法を用いて酸化膜17を蒸着する。
このとき、前記酸化膜17は誘電常数が約4の物質で、5000〜12000厚さほど形成されたものである。
その次に、前記酸化膜17を化学機械研磨(chemical mechanical polishing、以下CMPとする)させて低誘電率絶縁膜15と酸化膜17の積層構造に形成された層間絶縁膜を形成する。
【0009】
図2を参照すれば、前記層間絶縁膜15、17上部に感光膜パターン19を形成する。
このとき前記感光膜パターン19はビアコンタクトマスクを用いた露光及び現像工程によって形成したものである。
図3を参照すると、前記感光膜パターン19をマスクにして前記層間絶縁膜17、15をエッチングして前記下部金属配線13を露出させるビアコンタクトホール21を形成する。
このとき前記低誘電率絶縁膜15が前記酸化膜17より1.5倍以上エッチング選択比が大きいので前記低誘電率絶縁膜15が厚く形成された部分で前記低誘電率絶縁膜15が側面エッチングされてボーイング現象が起こる。
【0010】
また、ビアコンタクトエッチング工程の工程マージン不足で、前記下部金属配線13の側面の低誘電率絶縁膜がエッチングされ、ここに金属性ポリマーが残留される。
図4を参照すると前記エッチング工程後残った感光膜パターン19を除去し前記ビアコンタクトホール21を含む全体表面上部に接着層/拡散防止膜のTi/TiN膜23を形成する。このとき、前記ボーイング現象が起こった部分や金属性ポリマーが残る部分には前記Ti/TiN膜23が薄く形成されるか殆ど形成されない。
【0011】
図5を参照すると前記ビアコンタクトホール21を埋め立てるタングステン層25を全体表面上部に形成する。
このとき、前記タングステン層25は前記Ti/TiN膜23が形成されない部分によく蒸着されず素子の特性を劣化させるという不具合があった。
【0012】
前記説明のように従来技術による半導体素子の多層金属配線形成方法は、ビアコンタクトエッチング工程時エッチング選択比が高い低誘電率絶縁膜が側面エッチングされる現象によって後続工程でボーイング現象が起こり、金属配線のパタニング工程時生ずるショートニング現象やラウンディング現象によって工程マージンが減少されて後続ビアコンタクト工程時過剰エッチングされ金属ポリマーが生じて後続工程を難しくすることで半導体素子の特性及び信頼性を低下させるという問題があった。
【0013】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、ボーイング現象とか過剰エッチングによる金属性ポリマーの誘発なくビアコンタクトプラグを形成して半導体素子の高集積化を可能にする半導体素子の多層金属配線形成方法を提供することが目的である。
【0014】
【課題を解決するための手段】
上記目的を達成するための本発明による半導体素子の多層金属配線形成方法は、
アルミニウムの下部金属配線が形成された半導体基板上部に、回転塗布方式で第1低誘電率絶縁膜を形成し、これを平坦化エッチングして前記下部金属配線上部に所定厚さ残す工程と、
前記下部金属配線上部の第1低誘電率絶縁膜をプラズマエッチングして除去することにより前記下部金属配線を露出させる工程と、
前記下部金属配線及び前記下部金属配線間の第1低誘電率絶縁膜上部に、誘電常数が4.5以下であるエッチング障壁層としてのSiC膜をPECVD方法により形成する工程と、
前記エッチング障壁層上部に回転塗布方式で誘電常数が3以下である第2低誘電率絶縁膜を形成する工程と、
前記第2低誘電率絶縁膜上部に誘電常数が4以下であるPECVD酸化膜を形成する工程と、
感光膜パターンを形成する工程と、
前記感光膜パターンをマスクとして用いたフォトエッチング工程において前記酸化膜、第2低誘電率絶縁膜及びエッチング障壁層をエッチングして前記下部金属配線を露出させるビアコンタクトホールを形成する工程と、
前記感光膜パターンを除去する工程と、
前記ビアコンタクトホールを含む全体表面上部に接着膜/拡散防止膜を形成する工程と、
前記ビアコンタクトホールを埋め立てるコンタクトプラグを形成しこれに接続される上部金属配線を形成する工程と、を有し、
前記酸化膜のエッチング工程は1×10 10 ion/cm 3 のイオン密度で、30〜50mTorrの圧力、1300〜1700ワットの電力、CHF 3 80〜120sccm、O 2 15〜25sccm、Ar200〜300sccmのガスフローを有する条件で行われ、
前記第2低誘電率絶縁膜をエッチングする工程は、30〜50mTorrの圧力、1300〜1600ワットの電力、C 4 F 8 10〜20sccm、CO150〜250sccm、N 2 100〜150sccmのガスフローを有する条件により行われ、
前記エッチング障壁層のエッチング工程は40〜60mTorrの圧力、200〜300ワットの電力、C 4 F 8 10〜20sccm、O 2 15〜25sccm、Ar100〜150sccmのガスフローを有する条件で行われることを特徴とする。
【0015】
なお、本発明の原理は次のようである。
下部金属配線上に第1低誘電率絶縁膜(誘電常数≒〜3)を塗布しこれを平坦化させた後、前記下部金属配線が露出されるようにエッチングした後、エッチング障壁層(誘電常数≒〜4.5)を形成しその上部に平坦化された第2低誘電率絶縁膜(誘電常数≒〜3)を形成した後、その上部に酸化膜(誘電常数≒〜4)を形成して第1低誘電率絶縁膜、エッチング障壁層、第2低誘電率絶縁膜及び酸化膜の積層構造に層間絶縁膜を形成するものの、前記層間絶縁膜で第1、第2低誘電率絶縁膜の厚さを厚く形成し、エッチング障壁層を誘電率が低いSiCに形成してインターキャパシタンス増加を相殺又は低めることができるようにする。
【0016】
また、ビアコンタクトエッチング工程時前記層間絶縁膜を成す各層によってエッチング条件を異にして各々層だけをエッチングする工程に行うことで誤整列による過剰エッチングによって生じる金属性ポリマーの形成を防止しこれによる素子の特性劣化を防止するものである。
【0017】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【0018】
図6ないし図11は本発明の実施態様による半導体素子の多層金属配線形成方法の断面図である。
図6を参照すると半導体基板31上部に下部金属配線33を形成する。このとき前記下部金属配線33はアルミニウム合金に形成され、その上部及び下部にはTiまたはTi/TiNの積層構造が形成されるものである。
ここで、参照符号300は下部金属配線の面積変化領域を示し、参照符号400は下部金属配線の密度変化領域を示す。即ち、下部金属配線の面積変化領域300は左側には面積の大きい金属配線が形成されており、その右側には面積の小さい金属配線が形成されており、下部金属配線の密度変化領域400は左側には金属配線の密度が高く、その右側には左側に比べて密度が相対的に低い金属配線が形成されている。
【0019】
その次に、前記下部金属配線33を塗布する第1低誘電率絶縁膜35を形成する。
この時前記1低誘電率絶縁膜35は誘電常数が約3の物質を回転塗布方法で6000〜8000Å厚さ形成する。
この時、前記第1低誘電率絶縁膜35は金属と金属間の埋め立て性、即ち、段差被覆性に優れるが、第1低誘電率絶縁膜35が有している粘着性によって金属配線上に同一な厚さで塗布されず金属配線の広さと密度によって他の厚さで塗布される。
【0020】
一般に金属配線の面積が大きい場合には小さい場合に比べて厚く塗布され、金属配線の密度が高い地域で低い地域に比べて厚く塗布される。
図7を参照すると第1低誘電率絶縁膜をCMPして前記下部金属配線33上部に1000〜2000Å厚さだけを残す。
図8を参照すると、前記下部金属配線33を露出させるプラズマエッチング工程を行う。
このとき、プラズマエッチング工程は1×1010ion/cm3の低いイオン密度で1000〜1500mTorrの圧力、500〜800ワットの電力、CHF350〜70sccm、CF4100〜150sccm、Ar1000〜1500sccmのガスフローを有する条件で行う。
【0021】
この時エッチング量に鑑みてエッチング時間を調節するかエンドポイントディテックション(DETECTION)を介して下部金属配線33上部の第1低誘電率絶縁膜35を除去し、前記下部金属配線33の間の第1低誘電率絶縁膜35が過剰にエッチングされないようにする。
【0022】
また、前記クリーニング工程で前記プラズマエッチング工程時生じるポリマーを除去する。
図9を参照すると全体表面上部にエッチング障壁層37をPECVD方法に形成する。
このとき前記エッチング障壁層37は誘電常数が約4.5のSiCを用いて500〜1000Å厚さで形成する。
また、前記エッチング障壁層37上部に第2低誘電率絶縁膜39を形成する。
このとき前記第2低誘電率絶縁膜39は工程能力と素子の性能によって厚さを調節して回転塗布方法で形成する。
【0023】
また、前記第2低誘電率絶縁膜39の大気の中への露出を防ぐための酸化膜41をPECVD方法に形成する。
このとき、前記酸化膜41は誘電常数が約4の酸化物を500〜1000Å厚さで形成したものである。
又、前記酸化膜41の上部に感光膜パターン43を形成する。この時前記感光膜パターン43はビアコンタクトマスク(図示せず)を用いた露光及び現象工程に形成する。
図10を参照すると、前記感光膜パターン43をマスクにして前記酸化膜41、第2低誘電率絶縁膜39及びエッチング障壁層37をエッチングして前記下部金属配線33を露出させるビアコンタクトホール45を形成する。このとき各層のエッチング条件を異にして過剰エッチングを抑制して行う。
【0024】
前記酸化膜41のエッチング工程は1×1010ion/cm3の中間イオン密度で30〜50mTorrの圧力、1300〜1700ワットの電力、CF380〜120sccm、O 2 15〜25sccm、Ar200〜300sccmのガスフローを有する条件で行う。
【0025】
前記第2低誘電率絶縁膜エッチング工程はビアコンタクトホールの側壁保護膜が形成され、エッチング障壁層SiC膜でエッチング停止現象が発する条件で行う。まず、C/F割合の高いガスを用いてポリマーを多量発生させ、低誘電率絶縁膜とエッチング障壁層のSiCのエッチング選択比の改善のためにO 2 の代わりにCOガスを調節して自由フッ素を除去し、N2ガスを適用してポリマー形成を促進させることによってポリマー発生を有利にしてビアコンタクトホール側壁保護膜を保持すると共に低誘電率酸化膜とエッチング障壁層のエッチング選択比の間を5以上に増加させてエッチング停止現象を起こす。ここで前記エッチング停止現象が発する条件は30〜50mTorrの圧力、1300〜1600ワットの電力、C4F810〜20sccm、CO150〜250sccm、N2100〜150sccmのガスフローを有する条件で行われる。
【0026】
前記エッチング障壁層37のエッチング工程はC/F割合の高いガスを用いてO 2 ガスを適切に調節して低誘電率絶縁膜のビアコンタクトホール側壁が損傷されないように行う。ここで、前記エッチング障壁層37エッチング工程の条件は40〜60mTorrの圧力、200〜300ワットの電力、C4F810〜20sccm、O 2 15〜25sccm、Ar100〜150sccmのガスフローを有する条件で行われる。
【0027】
又、前記酸化膜41の上部の感光膜パターン43が残存すると取り除く。
図11を参照すると、前記ビアコンタクトホール45を含む全体表面上部に接着膜/拡散防止膜Ti/TiN膜47を形成する。
このとき、前記Ti/TiN膜47はPECVD方法に形成する。
その後、前記ビアコンタクトホール45を埋め立てるタングステン層49を全体表面上部に形成する。
後続工程に前記タングステン層49を平坦化エッチングしてコンタクトプラグ(図示せず)を形成しこれに接続される上部金属配線(図示せず)を形成する。
【0028】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【0029】
【発明の効果】
以上説明したように、本発明の半導体素子の多層金属配線形成方法によると、次のような効果がある。
【0030】
即ち、金属配線に無関係に、一定インターキャパシタンスを保持して素子の特性を向上させることができ、低誘電率を有する上部層間絶縁膜を形成して低いインターキャパシタンスを有することができRCディレー(delay)を改善でき、ボーイング現象及び金属性ポリマーの発生を防止できて後続工程を容易にすることで素子の特性及び信頼性を向上させると共に半導体素子の高集積化を可能にする効果を提供する。
【図面の簡単な説明】
【図1】従来技術の実施態様による半導体素子の多層金属配線形成方法を示す断面図である。
【図2】従来技術の実施態様による半導体素子の多層金属配線形成方法を示す断面図である。
【図3】従来技術の実施態様による半導体素子の多層金属配線形成方法を示す断面図である。
【図4】従来技術の実施態様による半導体素子の多層金属配線形成方法を示す断面図である。
【図5】従来技術の実施態様による半導体素子の多層金属配線形成方法を示す断面図である。
【図6】本発明の実施態様による半導体素子の多層金属配線形成方法を示す工程断面図である。
【図7】本発明の実施態様による半導体素子の多層金属配線形成方法を示す工程断面図である。
【図8】本発明の実施態様による半導体素子の多層金属配線形成方法を示す工程断面図である。
【図9】本発明の実施態様による半導体素子の多層金属配線形成方法を示す工程断面図である。
【図10】本発明の実施態様による半導体素子の多層金属配線形成方法を示す工程断面図である。
【図11】本発明の実施態様による半導体素子の多層金属配線形成方法を示す工程断面図である。
【符号の説明】
11、31 半導体基板
13、33 下部金属配線
15 低誘電率絶縁膜
17 酸化膜
19、43 感光膜パターン
21、45 ビアコンタクトホール
23、47 Ti/TiN膜
25、49 タングステン層
35 第1低誘電率絶縁膜
37 エッチング障壁層
39 第2低誘電率絶縁膜
41 酸化膜
100、300 下部金属配線の面積変化領域
200、400 下部金属配線の密度変化領域
Claims (8)
- アルミニウムの下部金属配線が形成された半導体基板上部に、回転塗布方式で第1低誘電率絶縁膜を形成し、これを平坦化エッチングして前記下部金属配線上部に所定厚さ残す工程と、
前記下部金属配線上部の第1低誘電率絶縁膜をプラズマエッチングして除去することにより前記下部金属配線を露出させる工程と、
前記下部金属配線及び前記下部金属配線間の第1低誘電率絶縁膜上部に、誘電常数が4.5以下であるエッチング障壁層としてのSiC膜をPECVD方法により形成する工程と、
前記エッチング障壁層上部に回転塗布方式で誘電常数が3以下である第2低誘電率絶縁膜を形成する工程と、
前記第2低誘電率絶縁膜上部に誘電常数が4以下であるPECVD酸化膜を形成する工程と、
感光膜パターンを形成する工程と、
前記感光膜パターンをマスクとして用いたフォトエッチング工程において前記酸化膜、第2低誘電率絶縁膜及びエッチング障壁層をエッチングして前記下部金属配線を露出させるビアコンタクトホールを形成する工程と、
前記感光膜パターンを除去する工程と、
前記ビアコンタクトホールを含む全体表面上部に接着膜/拡散防止膜を形成する工程と、
前記ビアコンタクトホールを埋め立てるコンタクトプラグを形成しこれに接続される上部金属配線を形成する工程と、
を有する半導体素子の多層金属配線形成方法であって、
前記酸化膜のエッチング工程は1×1010ion/cm3のイオン密度で、30〜50mTorrの圧力、1300〜1700ワットの電力、CHF380〜120sccm、O 2 15〜25sccm、Ar200〜300sccmのガスフローを有する条件で行われ、
前記第2低誘電率絶縁膜をエッチングする工程は、30〜50mTorrの圧力、1300〜1600ワットの電力、C4F810〜20sccm、CO150〜250sccm、N2100〜150sccmのガスフローを有する条件により行われ、
前記エッチング障壁層のエッチング工程は40〜60mTorrの圧力、200〜300ワットの電力、C4F810〜20sccm、O 2 15〜25sccm、Ar100〜150sccmのガスフローを有する条件で行われる半導体素子の多層金属配線形成方法。 - 前記第1低誘電率絶縁膜は6000―8000Å厚さで形成することを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
- 前記平坦化エッチング工程は前記第1低誘電率絶縁膜をCMPして前記下部金属配線上部に1000〜2000Å厚さだけを残すことを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
- 前記プラズマエッチング工程は1×1010ion/cm3の低いイオン密度で1000〜1500mTorrの圧力、500〜800ワットの電力、CHF350〜70sccm、CF4100〜150sccm、Ar1000〜1500sccmのガスフローを有する条件で行うことを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
- 前記SiC膜を500〜1000Å厚さで形成することを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
- 前記酸化膜はPECVD方法で500〜1000Å厚さで形成することを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
- 前記第2低誘電率絶縁膜エッチング工程は、低誘電率絶縁膜とエッチング障壁層のエッチング選択比の差を5以上に増加させてエッチング停止現象を起こす条件で行うことを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
- 前記接着膜/拡散防止膜はTi/TiN膜をPECVD方法に形成することを特徴とする請求項1に記載の半導体素子の多層金属配線形成方法。
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US7858476B2 (en) * | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
US8018023B2 (en) * | 2008-01-14 | 2011-09-13 | Kabushiki Kaisha Toshiba | Trench sidewall protection by a carbon-rich layer in a semiconductor device |
US9960110B2 (en) * | 2011-12-30 | 2018-05-01 | Intel Corporation | Self-enclosed asymmetric interconnect structures |
US8785331B2 (en) * | 2012-05-25 | 2014-07-22 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Method for replacing chlorine atoms on a film layer |
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US10475796B1 (en) * | 2018-06-28 | 2019-11-12 | Micron Technology, Inc. | Method of forming an array of capacitors, a method of forming DRAM circuitry, and a method of forming an elevationally-elongated conductive structure of integrated circuitry |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09134895A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
JPH09237830A (ja) * | 1996-02-28 | 1997-09-09 | Sony Corp | 半導体装置の製造方法 |
JPH10242271A (ja) * | 1997-02-28 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
JPH11186392A (ja) * | 1997-07-23 | 1999-07-09 | Sgs Thomson Microelettronica Spa | 半導体電子デバイスが集積化された積層体のプレーナ法 |
US6211063B1 (en) * | 1999-05-25 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method to fabricate self-aligned dual damascene structures |
JP2001210627A (ja) * | 1999-11-16 | 2001-08-03 | Matsushita Electric Ind Co Ltd | エッチング方法、半導体装置及びその製造方法 |
JP2001244336A (ja) * | 1999-12-03 | 2001-09-07 | Lucent Technol Inc | 集積回路用マルチレベル導電性相互接続の製造方法 |
JP2001308175A (ja) * | 2000-04-21 | 2001-11-02 | Nec Corp | 半導体装置及びその製造方法 |
WO2001084626A1 (en) * | 2000-04-28 | 2001-11-08 | Tokyo Electron Limited | Semiconductor device having a low dielectric film and fabrication process thereof |
JP2001351976A (ja) * | 2000-04-17 | 2001-12-21 | Internatl Business Mach Corp <Ibm> | 半導体材料上の低誘電率層を保護する方法 |
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---|---|---|---|---|
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US5886410A (en) * | 1996-06-26 | 1999-03-23 | Intel Corporation | Interconnect structure with hard mask and low dielectric constant materials |
KR100243272B1 (ko) * | 1996-12-20 | 2000-03-02 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
US6667553B2 (en) * | 1998-05-29 | 2003-12-23 | Dow Corning Corporation | H:SiOC coated substrates |
US6187672B1 (en) * | 1998-09-22 | 2001-02-13 | Conexant Systems, Inc. | Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing |
KR20010037892A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09134895A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
JPH09237830A (ja) * | 1996-02-28 | 1997-09-09 | Sony Corp | 半導体装置の製造方法 |
JPH10242271A (ja) * | 1997-02-28 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
JPH11186392A (ja) * | 1997-07-23 | 1999-07-09 | Sgs Thomson Microelettronica Spa | 半導体電子デバイスが集積化された積層体のプレーナ法 |
US6211063B1 (en) * | 1999-05-25 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method to fabricate self-aligned dual damascene structures |
JP2001210627A (ja) * | 1999-11-16 | 2001-08-03 | Matsushita Electric Ind Co Ltd | エッチング方法、半導体装置及びその製造方法 |
JP2001244336A (ja) * | 1999-12-03 | 2001-09-07 | Lucent Technol Inc | 集積回路用マルチレベル導電性相互接続の製造方法 |
JP2001351976A (ja) * | 2000-04-17 | 2001-12-21 | Internatl Business Mach Corp <Ibm> | 半導体材料上の低誘電率層を保護する方法 |
JP2001308175A (ja) * | 2000-04-21 | 2001-11-02 | Nec Corp | 半導体装置及びその製造方法 |
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