JPH09134895A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09134895A JPH09134895A JP7293088A JP29308895A JPH09134895A JP H09134895 A JPH09134895 A JP H09134895A JP 7293088 A JP7293088 A JP 7293088A JP 29308895 A JP29308895 A JP 29308895A JP H09134895 A JPH09134895 A JP H09134895A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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Abstract
(57)【要約】
【課題】 層間絶縁膜の平坦化時に不良を招くような問
題点を排除すべくなされたものであり、その目標は微細
な配線などの構造体の上層でも広域的な平坦化を確実に
実施できる半導体の製造方法を提供することにある。 【解決手段】 配線等のアスペクト比の大きな間隔を有
する構造体上にこの構造体の高さより厚く絶縁膜を堆積
し、間隔内またはその周辺に形成されたボイドを、ＣＭ
Ｐ法により絶縁膜を研磨することで、局所的な溝として
表出させ、溝の開口部を拡張するエッチングを施したあ
とに、この溝内のみにＳＯＧ膜を残存させ、再度絶縁膜
を堆積する。
題点を排除すべくなされたものであり、その目標は微細
な配線などの構造体の上層でも広域的な平坦化を確実に
実施できる半導体の製造方法を提供することにある。 【解決手段】 配線等のアスペクト比の大きな間隔を有
する構造体上にこの構造体の高さより厚く絶縁膜を堆積
し、間隔内またはその周辺に形成されたボイドを、ＣＭ
Ｐ法により絶縁膜を研磨することで、局所的な溝として
表出させ、溝の開口部を拡張するエッチングを施したあ
とに、この溝内のみにＳＯＧ膜を残存させ、再度絶縁膜
を堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の全表
面を均一に平坦化させる半導体装置の製造方法に関する
ものである。
面を均一に平坦化させる半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】半導体装置の高集積化にともない、素子
の３次元構造化がすすみ、上層の微細な配線等の構造体
を形成するために、層間絶縁膜の平坦化が重要になって
いる。層間絶縁膜の平坦化としては、一般にＳＯＧエッ
チバック法が広く知られている。ＳＯＧエッチバック法
とは、配線の上にＣＶＤ膜を厚く形成した後、ＳＯＧ膜
（スピン・オン・グラス膜）を堆積し、ＳＯＧ膜とその
下層のＣＶＤ膜を両方エッチバックして平坦化した後、
ＣＶＤ膜を形成するというものである。このようなＳＯ
Ｇエッチバック法では、局所的な段差部分の形状を平坦
化することはできるが、さらに広域的な平坦形状が必要
な場合には対応できないことが知られている。そこで、
近年、広域的な平坦化法すなわちチップレベルでの平坦
化を行う方法として、ＣＭＰ法（化学的機械研磨法また
はケミカルメカニカルポリシング）が注目されている。
の３次元構造化がすすみ、上層の微細な配線等の構造体
を形成するために、層間絶縁膜の平坦化が重要になって
いる。層間絶縁膜の平坦化としては、一般にＳＯＧエッ
チバック法が広く知られている。ＳＯＧエッチバック法
とは、配線の上にＣＶＤ膜を厚く形成した後、ＳＯＧ膜
（スピン・オン・グラス膜）を堆積し、ＳＯＧ膜とその
下層のＣＶＤ膜を両方エッチバックして平坦化した後、
ＣＶＤ膜を形成するというものである。このようなＳＯ
Ｇエッチバック法では、局所的な段差部分の形状を平坦
化することはできるが、さらに広域的な平坦形状が必要
な場合には対応できないことが知られている。そこで、
近年、広域的な平坦化法すなわちチップレベルでの平坦
化を行う方法として、ＣＭＰ法（化学的機械研磨法また
はケミカルメカニカルポリシング）が注目されている。
【０００３】
【発明が解決しようとする課題】このＣＭＰ法において
も、ポリシング前に絶縁膜を所定の膜厚形成することが
必要となる。しかし、配線の微細化にともない、配線間
隔が狭くなってアスペクト比が増大すると層間膜の成膜
時に配線の間隙またはその付近にボイドが発生する。こ
の状態でポリシングを施すと層間膜表面にボイドが現
れ、平坦形状が得られないといった問題があった。この
問題の解決法として、特開平７−５８１０４に開示され
た方法がある。
も、ポリシング前に絶縁膜を所定の膜厚形成することが
必要となる。しかし、配線の微細化にともない、配線間
隔が狭くなってアスペクト比が増大すると層間膜の成膜
時に配線の間隙またはその付近にボイドが発生する。こ
の状態でポリシングを施すと層間膜表面にボイドが現
れ、平坦形状が得られないといった問題があった。この
問題の解決法として、特開平７−５８１０４に開示され
た方法がある。
【０００４】以下に、図面を用いてこの方法について説
明する。図６は、この従来の技術を説明する平坦化工程
を示す断面図である。図６（ａ）に示すような、下地構
造を有する基板３２１上の配線３２２に上に、配線３２
２より厚く第１層間絶縁膜３２３を形成する（図６
（ｂ））。この時、配線間にボイド３２４（空孔）が形
成される。この状態から、化学的機械研磨法を実施し、
第１層間絶縁膜３２３をポリシングすると図６（ｃ）の
ように、第１層間絶縁膜３２３の表面に局所的に溝部３
２４−１，３２４−２が現出する。ついで、Ｏ3 −ＴＥ
ＯＳを用いて薄く第２層間絶縁膜３２５を成膜すると、
局所的な溝部３２４−１、は良好に埋め込まれ、平坦面
が形成できるとしている。但しこの技術では、配線高さ
を１μｍ、配線間隔を０．７μｍに設定している。
明する。図６は、この従来の技術を説明する平坦化工程
を示す断面図である。図６（ａ）に示すような、下地構
造を有する基板３２１上の配線３２２に上に、配線３２
２より厚く第１層間絶縁膜３２３を形成する（図６
（ｂ））。この時、配線間にボイド３２４（空孔）が形
成される。この状態から、化学的機械研磨法を実施し、
第１層間絶縁膜３２３をポリシングすると図６（ｃ）の
ように、第１層間絶縁膜３２３の表面に局所的に溝部３
２４−１，３２４−２が現出する。ついで、Ｏ3 −ＴＥ
ＯＳを用いて薄く第２層間絶縁膜３２５を成膜すると、
局所的な溝部３２４−１、は良好に埋め込まれ、平坦面
が形成できるとしている。但しこの技術では、配線高さ
を１μｍ、配線間隔を０．７μｍに設定している。
【０００５】配線間隔を０．７μｍ以下にすると、たと
えば０．４μｍ程度にすると、溝部の幅が狭くなるとと
もに、溝部のポリシングされ具合によっては、図６
（ｃ）の溝部３２４−２のように、溝上部の開口部が溝
内部よりも小さくなっている形状が形成されてしまう。
こうなると前述の方法では、第２層間絶縁膜３２２は、
その内部に成膜されず、図６（ｄ）のようにボイド３２
４−３として第１層間絶縁膜３２３中に残ってしまう。
このボイドは、これが膜中に残存するとその後の、製造
工程で基板が真空中に置かれたときに、ボイドが破裂し
パーティクルが発生、不良の原因となる。
えば０．４μｍ程度にすると、溝部の幅が狭くなるとと
もに、溝部のポリシングされ具合によっては、図６
（ｃ）の溝部３２４−２のように、溝上部の開口部が溝
内部よりも小さくなっている形状が形成されてしまう。
こうなると前述の方法では、第２層間絶縁膜３２２は、
その内部に成膜されず、図６（ｄ）のようにボイド３２
４−３として第１層間絶縁膜３２３中に残ってしまう。
このボイドは、これが膜中に残存するとその後の、製造
工程で基板が真空中に置かれたときに、ボイドが破裂し
パーティクルが発生、不良の原因となる。
【０００６】そこで、層間絶縁膜中に形成された溝部の
開口部をあらかじめ広げ、ついで、Ｏ3 −ＴＥＯＳより
さらに回り込みのよいＳＯＧ膜を溝内に埋め込み、平坦
化するといった方法が考えられている。この技術は、特
開平５−１０９９１１に開示されている。
開口部をあらかじめ広げ、ついで、Ｏ3 −ＴＥＯＳより
さらに回り込みのよいＳＯＧ膜を溝内に埋め込み、平坦
化するといった方法が考えられている。この技術は、特
開平５−１０９９１１に開示されている。
【０００７】以下、図７を用いてこれを説明する。図７
（ａ）のトランジスタや抵抗等の半導体素子およびポリ
シリコン配線４１４等の形成された半導体基板４１１
に、図７（ｂ）のようにプラズマＣＶＤ酸化膜４１５を
成長する。つづいて、プラズマＣＶＤ酸化膜４１５をエ
ッチバックする。このエッチバックにより図７（ｃ）の
ように、プラズマＣＶＤ酸化膜４１５によってできたス
リットが拡張され形状がなめらかになる。この形状の上
にＳＯＧ膜４１６を塗布する。熱処理を行い緻密化し、
酸化シリコン膜４１７をさらに成長して平坦面が形成さ
れる。
（ａ）のトランジスタや抵抗等の半導体素子およびポリ
シリコン配線４１４等の形成された半導体基板４１１
に、図７（ｂ）のようにプラズマＣＶＤ酸化膜４１５を
成長する。つづいて、プラズマＣＶＤ酸化膜４１５をエ
ッチバックする。このエッチバックにより図７（ｃ）の
ように、プラズマＣＶＤ酸化膜４１５によってできたス
リットが拡張され形状がなめらかになる。この形状の上
にＳＯＧ膜４１６を塗布する。熱処理を行い緻密化し、
酸化シリコン膜４１７をさらに成長して平坦面が形成さ
れる。
【０００８】この、技術によれば、溝またはスリットの
開口部を広げ、ＳＯＧ膜を塗布することにより、溝内は
ＳＯＧ膜で埋め込まれるが、全面にＳＯＧ膜が形成され
ているため、前述の接続孔開口後、開口部の界面を清浄
化するための、ウエットエッチングによる界面処理時に
ＳＯＧ膜部分が後退し、接続孔の形状がくずれてしま
う。これにより接続孔の部分で配線が断線するといった
不良が生じる。
開口部を広げ、ＳＯＧ膜を塗布することにより、溝内は
ＳＯＧ膜で埋め込まれるが、全面にＳＯＧ膜が形成され
ているため、前述の接続孔開口後、開口部の界面を清浄
化するための、ウエットエッチングによる界面処理時に
ＳＯＧ膜部分が後退し、接続孔の形状がくずれてしま
う。これにより接続孔の部分で配線が断線するといった
不良が生じる。
【０００９】本発明の課題は、このような層間絶縁膜の
平坦化時に不良を招くような問題点を排除すべくなされ
たものであり、その目標は微細な配線などの構造体の上
層でも広域的な平坦化を確実に実施できる半導体の製造
方法を提供することにある。
平坦化時に不良を招くような問題点を排除すべくなされ
たものであり、その目標は微細な配線などの構造体の上
層でも広域的な平坦化を確実に実施できる半導体の製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、所定の
高さと間隔を有する構造体が複数形成された半導体基板
上に、この構造体の高さより厚く第１の絶縁膜を形成す
る第１の工程と、前記第１の絶縁膜の上層部を化学的機
械研磨法によって除去することにより、前記第１の絶縁
膜中に存在するボイドによって形成される局所溝部を表
出させる第２の工程と、前記局所溝部の開口部を拡張す
る第３の工程と、前記第１の絶縁膜の上面に堆積し、前
記局所溝部を埋め込むように第２の絶縁膜を形成する第
４の工程と、前記第２の絶縁膜をその表面から除去する
ことにより平坦面を形成する第５の工程とを含むことを
特徴とする半導体装置の製造方法が得られる。
高さと間隔を有する構造体が複数形成された半導体基板
上に、この構造体の高さより厚く第１の絶縁膜を形成す
る第１の工程と、前記第１の絶縁膜の上層部を化学的機
械研磨法によって除去することにより、前記第１の絶縁
膜中に存在するボイドによって形成される局所溝部を表
出させる第２の工程と、前記局所溝部の開口部を拡張す
る第３の工程と、前記第１の絶縁膜の上面に堆積し、前
記局所溝部を埋め込むように第２の絶縁膜を形成する第
４の工程と、前記第２の絶縁膜をその表面から除去する
ことにより平坦面を形成する第５の工程とを含むことを
特徴とする半導体装置の製造方法が得られる。
【００１１】さらに、本発明によれば、前記第３の工程
は、前記第１の絶縁膜をドライエッチングすることによ
り構成されることを特徴とする半導体装置の製造方法が
得られる。
は、前記第１の絶縁膜をドライエッチングすることによ
り構成されることを特徴とする半導体装置の製造方法が
得られる。
【００１２】さらに、本発明によれば、前記第３の工程
は、前記第１の絶縁膜にイオン注入を行った後、ドライ
エッチングを施すことにより構成されることを特徴とす
る半導体装置の製造方法が得られる。
は、前記第１の絶縁膜にイオン注入を行った後、ドライ
エッチングを施すことにより構成されることを特徴とす
る半導体装置の製造方法が得られる。
【００１３】さらに、本発明によれば、前記第３の工程
は、前記高周波エッチングを施すことにより構成される
ことを特徴とする半導体装置の製造方法が得られる。
は、前記高周波エッチングを施すことにより構成される
ことを特徴とする半導体装置の製造方法が得られる。
【００１４】
【作用】従来、基板上の配線などアスペクト比の大きい
間隔が形成される構造体上に平坦な層間絶縁膜を形成す
る場合、この間隔部に形成されたボイドを除去するた
め、ＣＭＰを実施し、溝として現出させ、再度層間絶縁
膜で埋め込む、または溝の開口部を広げ、ＳＯＧ膜を全
面に塗布するといった方法がとられていたが、溝が狭く
なると、完全に埋め込めない、また埋め込むための膜が
ＳＯＧ膜でこれを全面塗布すると、接続孔（コンタクト
孔）の形状が悪化することが避けられなかった。
間隔が形成される構造体上に平坦な層間絶縁膜を形成す
る場合、この間隔部に形成されたボイドを除去するた
め、ＣＭＰを実施し、溝として現出させ、再度層間絶縁
膜で埋め込む、または溝の開口部を広げ、ＳＯＧ膜を全
面に塗布するといった方法がとられていたが、溝が狭く
なると、完全に埋め込めない、また埋め込むための膜が
ＳＯＧ膜でこれを全面塗布すると、接続孔（コンタクト
孔）の形状が悪化することが避けられなかった。
【００１５】本発明では、ＣＭＰで第１の絶縁膜を平坦
化すると同時に絶縁膜中のボイドを表面に溝として現出
させ、溝上部の開口部をエッチングにより拡張し、ＳＯ
Ｇ膜を塗布することで、溝を完全に埋め込む。また、Ｓ
ＯＧ膜は埋め込んだ部分のみを残し、他の部分を完全に
エッチング除去し、再度層間絶縁膜を成長する。
化すると同時に絶縁膜中のボイドを表面に溝として現出
させ、溝上部の開口部をエッチングにより拡張し、ＳＯ
Ｇ膜を塗布することで、溝を完全に埋め込む。また、Ｓ
ＯＧ膜は埋め込んだ部分のみを残し、他の部分を完全に
エッチング除去し、再度層間絶縁膜を成長する。
【００１６】この方法により、前記の間隔部のボイドは
完全にＳＯＧ膜で埋め込まれ、表面の形状は、良好な平
坦面になる。またＳＯＧ膜は溝部分のみに存在するた
め、この後のコンタクト孔の形成においても、コンタク
ト形状の悪化を招くことはなく、従来のような不良が発
生する欠点を回避できる。
完全にＳＯＧ膜で埋め込まれ、表面の形状は、良好な平
坦面になる。またＳＯＧ膜は溝部分のみに存在するた
め、この後のコンタクト孔の形成においても、コンタク
ト形状の悪化を招くことはなく、従来のような不良が発
生する欠点を回避できる。
【００１７】
【発明の実施の形態】以下、本発明の第１の実施の形態
について図面を用いて説明する。まず、図１（ａ）に示
すように、下地構造（図示していない）を有する基板１
１１上の上に、Ａ１膜やＷ膜の単層膜やこれらを含む積
層膜などを堆積した後、レジストマスクを用いて、選択
的にエッチングし、配線１１２を形成した。この配線１
１２の高さは、たとえば０．４〜０．７μｍに形成し、
また、近接する配線１１２の間隔は最小で０．４μｍ程
度としている。
について図面を用いて説明する。まず、図１（ａ）に示
すように、下地構造（図示していない）を有する基板１
１１上の上に、Ａ１膜やＷ膜の単層膜やこれらを含む積
層膜などを堆積した後、レジストマスクを用いて、選択
的にエッチングし、配線１１２を形成した。この配線１
１２の高さは、たとえば０．４〜０．７μｍに形成し、
また、近接する配線１１２の間隔は最小で０．４μｍ程
度としている。
【００１８】次に、図１（ｂ）に示すように、ＴＥＯＳ
とＯ2 を主原料としてプラズマ中で成膜した、プラズマ
ＴＥＯＳまたは、ＴＥＯＳとＯ3 を反応させて成膜する
Ｏ3−ＴＥＯＳなどからなる絶縁膜１１３を１．２〜２
μｍ程度形成した。この時、図示のように間隔の狭い配
線１１２間において、絶縁膜１１３の回り込みが不充分
なためボイド１４が形成された。この後、ＣＭＰ法を用
いてポリシングを行うために、絶縁膜１１３は配線１１
２の存在しない部分でも配線１１２よりその表面が高く
なるように、配線１１２の高さより厚く成長しなければ
いけない。
とＯ2 を主原料としてプラズマ中で成膜した、プラズマ
ＴＥＯＳまたは、ＴＥＯＳとＯ3 を反応させて成膜する
Ｏ3−ＴＥＯＳなどからなる絶縁膜１１３を１．２〜２
μｍ程度形成した。この時、図示のように間隔の狭い配
線１１２間において、絶縁膜１１３の回り込みが不充分
なためボイド１４が形成された。この後、ＣＭＰ法を用
いてポリシングを行うために、絶縁膜１１３は配線１１
２の存在しない部分でも配線１１２よりその表面が高く
なるように、配線１１２の高さより厚く成長しなければ
いけない。
【００１９】次に、図１（ｃ）に示すように配線１１３
の上面より０．２〜０．４μｍ程度上の位置まで絶縁膜
１１３を除去するように、この絶縁膜１１３の上面から
ＣＭＰ（化学的機械研磨法）を実施した。このとき、研
磨液としてコロイダルシリカを用い、発泡性ポリウレタ
ンを主として構成された研磨パッドを使い、ポリシング
を行った。図示したように絶縁膜１１３の上面に平坦面
が形成され、前述のボイド１１４は溝１１４−１，１１
４−２に加工された。
の上面より０．２〜０．４μｍ程度上の位置まで絶縁膜
１１３を除去するように、この絶縁膜１１３の上面から
ＣＭＰ（化学的機械研磨法）を実施した。このとき、研
磨液としてコロイダルシリカを用い、発泡性ポリウレタ
ンを主として構成された研磨パッドを使い、ポリシング
を行った。図示したように絶縁膜１１３の上面に平坦面
が形成され、前述のボイド１１４は溝１１４−１，１１
４−２に加工された。
【００２０】次に、Ｃ2 Ｆ6 とＯ2 を主として混合した
ガスを用いて、ドライエッチングを施し、溝１１４−
１、１１４−２の開口上部を広げるように、絶縁膜１３
のエッチバックを行った。この時、絶縁膜１１３の膜厚
としては５０ｎｍ程度減少した。
ガスを用いて、ドライエッチングを施し、溝１１４−
１、１１４−２の開口上部を広げるように、絶縁膜１３
のエッチバックを行った。この時、絶縁膜１１３の膜厚
としては５０ｎｍ程度減少した。
【００２１】次に、ＳＯＧ膜１１６を回転塗布した、こ
の回転塗布は１回で１００ｎｍ程度塗布することとし、
その後、窒素雰囲気中にて４００℃程度でベークし、再
度回転塗布、ベークを行うという工程を用いた。図２
（ａ）のように２回の回転塗布で溝１１４−１，１１４
−２は完全に埋まったが、溝の深さと大きさによって
は、３回以上の塗布を行ってもよい。
の回転塗布は１回で１００ｎｍ程度塗布することとし、
その後、窒素雰囲気中にて４００℃程度でベークし、再
度回転塗布、ベークを行うという工程を用いた。図２
（ａ）のように２回の回転塗布で溝１１４−１，１１４
−２は完全に埋まったが、溝の深さと大きさによって
は、３回以上の塗布を行ってもよい。
【００２２】次に、ＣＨＦ3 とＣＦ4 とＡｒの混合ガス
を用いてドライエッチングによりＳＯＧ膜１１６と絶縁
膜１１３をほぼ等速度でエッチバックした。絶縁膜１１
３の膜厚が５０ｎｍ減少した時点で、図２（ｂ）のよう
に平坦な絶縁膜１１３上からはＳＯＧ膜１１６が完全に
除去され、溝１１４−１，１１４−２の内部のみにＳＯ
Ｇ膜が残置された。これにより、図示のような平坦面１
１７が形成された。
を用いてドライエッチングによりＳＯＧ膜１１６と絶縁
膜１１３をほぼ等速度でエッチバックした。絶縁膜１１
３の膜厚が５０ｎｍ減少した時点で、図２（ｂ）のよう
に平坦な絶縁膜１１３上からはＳＯＧ膜１１６が完全に
除去され、溝１１４−１，１１４−２の内部のみにＳＯ
Ｇ膜が残置された。これにより、図示のような平坦面１
１７が形成された。
【００２３】さらに層間絶縁膜としては、図２（ｃ）の
ように、平坦面１１７上にプラズマＴＥＯＳやＯ3 −Ｔ
ＥＯＳなどからなる絶縁膜１１５を形成し、溝内のＳＯ
Ｇ膜が、この上層の配線形成工程にて除去されてしまう
といったことのないよう、完全に被覆をした。このよう
な工程を経て、本発明の層間絶縁膜の平坦化は終了し、
この上層部に新たな配線層や構造体が形成される。
ように、平坦面１１７上にプラズマＴＥＯＳやＯ3 −Ｔ
ＥＯＳなどからなる絶縁膜１１５を形成し、溝内のＳＯ
Ｇ膜が、この上層の配線形成工程にて除去されてしまう
といったことのないよう、完全に被覆をした。このよう
な工程を経て、本発明の層間絶縁膜の平坦化は終了し、
この上層部に新たな配線層や構造体が形成される。
【００２４】上記第１の実施の形態では、平坦面１１７
を完全な平坦面のように取り扱っているが、実際には、
溝内に埋め込んだＳＯＧ膜の部分が２５ｎｍ程度へこん
でも、最上層の絶縁膜１１５を形成した時点で、その上
層の配線等の形成にまったく支障を与えない平坦面が形
成できた。したがって、平坦面１１７は略平坦面が得ら
れればよく、ＳＯＧ膜と絶縁膜１１３のエッチングの速
度比に多少のばらつきが生じてもそれを吸収できるだけ
の、プロセスの余裕度がある。
を完全な平坦面のように取り扱っているが、実際には、
溝内に埋め込んだＳＯＧ膜の部分が２５ｎｍ程度へこん
でも、最上層の絶縁膜１１５を形成した時点で、その上
層の配線等の形成にまったく支障を与えない平坦面が形
成できた。したがって、平坦面１１７は略平坦面が得ら
れればよく、ＳＯＧ膜と絶縁膜１１３のエッチングの速
度比に多少のばらつきが生じてもそれを吸収できるだけ
の、プロセスの余裕度がある。
【００２５】次に、図３を用いて本発明の第２の実施の
形態について説明する。上記した第１の実施の形態で説
明したＳＯＧ膜１１６を回転塗布し、ベークを行う工程
（図２（ａ）参照）までは、同じであるため、その説明
を省略する。図２（ａ）の状態から、ＣＨＦ3 とＣＦ4
とＡｒの混合ガスを用いてドライエッチングによりＳＯ
Ｇ膜１１６と絶縁膜１１３をほぼ等速度でエッチバック
した。上記第１の実施の形態では、配線１１２上に０．
２〜０．４μｍ程度絶縁膜１１３を残すように、時間を
決めてエッチングを行ったが、本第２の実施の形態で
は、配線１１２上には絶縁膜１１３を残さないようにエ
ッチングした。
形態について説明する。上記した第１の実施の形態で説
明したＳＯＧ膜１１６を回転塗布し、ベークを行う工程
（図２（ａ）参照）までは、同じであるため、その説明
を省略する。図２（ａ）の状態から、ＣＨＦ3 とＣＦ4
とＡｒの混合ガスを用いてドライエッチングによりＳＯ
Ｇ膜１１６と絶縁膜１１３をほぼ等速度でエッチバック
した。上記第１の実施の形態では、配線１１２上に０．
２〜０．４μｍ程度絶縁膜１１３を残すように、時間を
決めてエッチングを行ったが、本第２の実施の形態で
は、配線１１２上には絶縁膜１１３を残さないようにエ
ッチングした。
【００２６】これは、エッチバック中に発光分析を行
い、配線１１２上の絶縁膜１１３が除去され配線１１３
が露出した際に、その発光をモニタし配線１１３の露出
を検知して、エッチングを停止することにより容易に実
現できた。その時の形状は、図３（ａ）に示すように、
配線１１３の表面位置付近で、平坦面１１８となってい
た。次に、図３（ｂ）のように平坦面１１８上にプラズ
マＴＥＯＳやＯ3 −ＴＥＯＳなどからなる絶縁膜１１５
を形成し、平坦形状を得た。
い、配線１１２上の絶縁膜１１３が除去され配線１１３
が露出した際に、その発光をモニタし配線１１３の露出
を検知して、エッチングを停止することにより容易に実
現できた。その時の形状は、図３（ａ）に示すように、
配線１１３の表面位置付近で、平坦面１１８となってい
た。次に、図３（ｂ）のように平坦面１１８上にプラズ
マＴＥＯＳやＯ3 −ＴＥＯＳなどからなる絶縁膜１１５
を形成し、平坦形状を得た。
【００２７】この方法によれば、上記した第１の実施の
形態のように時間でエッチングを停止することなく、エ
ッチングを停止したい部分の露出を確認してエッチング
を停止するため、制御性の良いエッチングが可能であ
る。
形態のように時間でエッチングを停止することなく、エ
ッチングを停止したい部分の露出を確認してエッチング
を停止するため、制御性の良いエッチングが可能であ
る。
【００２８】特に、本第２の実施の形態における方法で
は、配線の上の平坦な層間絶縁膜の形成のみでなく、例
えば図４に示したＤＲＡＭのスタックキャパシタの上の
層間膜の形成にも好適である。理由は、ＤＲＡＭのスタ
ックキャパシタの上部電極２１８は、通常ポリシリコン
からできており、かつ、そのチップ全面にたいするキャ
パシタの専有面積が大きいため、発光分析でキャパシタ
の露出が通常の金属系の配線より確認しやすく、さらに
エッチング停止の精度が高まるためである。
は、配線の上の平坦な層間絶縁膜の形成のみでなく、例
えば図４に示したＤＲＡＭのスタックキャパシタの上の
層間膜の形成にも好適である。理由は、ＤＲＡＭのスタ
ックキャパシタの上部電極２１８は、通常ポリシリコン
からできており、かつ、そのチップ全面にたいするキャ
パシタの専有面積が大きいため、発光分析でキャパシタ
の露出が通常の金属系の配線より確認しやすく、さらに
エッチング停止の精度が高まるためである。
【００２９】次に、図５を用いて本発明の第３の実施の
形態について説明する。上記した第１の実施の形態にて
示した溝１１４−１，１１４−２（図１（ｄ））の開口
上部を広げる工程に先立ち、図１（ｃ）の状態から、ひ
素のイオン注入を６０ｋｅＶ程度で行い、図５（ａ）の
ようにイオン注入層１１９を形成する。このイオン注入
層１１９は、開口上部が狭い溝１１４−２では、その底
部に注入がなされない。
形態について説明する。上記した第１の実施の形態にて
示した溝１１４−１，１１４−２（図１（ｄ））の開口
上部を広げる工程に先立ち、図１（ｃ）の状態から、ひ
素のイオン注入を６０ｋｅＶ程度で行い、図５（ａ）の
ようにイオン注入層１１９を形成する。このイオン注入
層１１９は、開口上部が狭い溝１１４−２では、その底
部に注入がなされない。
【００３０】ついで、Ｃ2 Ｆ6 とＯ2 を主として混合し
たガスを用いて、ドライエッチングを施すと、イオン注
入層１１９が選択的にエッチングされ、溝１１４−１，
１１４−２の開口上部を広げることができる（図５
（ｂ））。また、溝１１４−２の底にはイオン注入がな
されないため、エッチングが開口上部や絶縁膜１１３の
上層よりも遅く、溝１１４−２の深さが上記した第１の
実施の形態の場合に比べ、浅くでき、後のＳＯＧ膜の埋
め込みが容易になる。
たガスを用いて、ドライエッチングを施すと、イオン注
入層１１９が選択的にエッチングされ、溝１１４−１，
１１４−２の開口上部を広げることができる（図５
（ｂ））。また、溝１１４−２の底にはイオン注入がな
されないため、エッチングが開口上部や絶縁膜１１３の
上層よりも遅く、溝１１４−２の深さが上記した第１の
実施の形態の場合に比べ、浅くでき、後のＳＯＧ膜の埋
め込みが容易になる。
【００３１】上記した第１の実施の形態では溝１１４−
１，１１４−２（図１（ｄ））の開口上部を広げる工程
をおいて、Ｃ2 Ｆ6 とＯ2 を主として混合したガスを用
いて、ドライエッチングを行ったが、このドライエッチ
ングのかわりに、Ａｒガスを用いて高周波スパッタを行
うことで、スパッタエッチングを行い溝１１４−１，１
１４−２の開口上部をさらに良好に拡張することができ
る。スパッタエッチングでは、物理的に突起のような形
状になっている部分が、選択的にエッチングされるた
め、溝１１４−１、１１４−２の底部をエッチングせず
（溝深さをかえず）、絶縁膜１１３の上部をほとんどエ
ッチングすることなく、溝開口上部のみをエッチング
し、その開口径をひろげることが可能である。絶縁膜１
１３が、減らないため絶縁膜の厚さを制御しやすく、絶
縁膜の膜厚ばらつきを抑制できるといった利点をもつ。
１，１１４−２（図１（ｄ））の開口上部を広げる工程
をおいて、Ｃ2 Ｆ6 とＯ2 を主として混合したガスを用
いて、ドライエッチングを行ったが、このドライエッチ
ングのかわりに、Ａｒガスを用いて高周波スパッタを行
うことで、スパッタエッチングを行い溝１１４−１，１
１４−２の開口上部をさらに良好に拡張することができ
る。スパッタエッチングでは、物理的に突起のような形
状になっている部分が、選択的にエッチングされるた
め、溝１１４−１、１１４−２の底部をエッチングせず
（溝深さをかえず）、絶縁膜１１３の上部をほとんどエ
ッチングすることなく、溝開口上部のみをエッチング
し、その開口径をひろげることが可能である。絶縁膜１
１３が、減らないため絶縁膜の厚さを制御しやすく、絶
縁膜の膜厚ばらつきを抑制できるといった利点をもつ。
【００３２】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、配線等のアスペクト比の大
きな間隔を有する構造体上にこの構造体の高さより厚く
絶縁膜を堆積し、間隔内またはその周辺に形成されたボ
イドを、ＣＭＰ法により絶縁膜を研磨することで、局所
的な溝として表出させ、溝の開口部を拡張するエッチン
グを施した後に、この溝内のみにＳＯＧ膜を残存させ、
再度絶縁膜を堆積した。
体装置の製造方法によれば、配線等のアスペクト比の大
きな間隔を有する構造体上にこの構造体の高さより厚く
絶縁膜を堆積し、間隔内またはその周辺に形成されたボ
イドを、ＣＭＰ法により絶縁膜を研磨することで、局所
的な溝として表出させ、溝の開口部を拡張するエッチン
グを施した後に、この溝内のみにＳＯＧ膜を残存させ、
再度絶縁膜を堆積した。
【００３３】これにより、層間絶縁膜中にボイドが残
り、後プロセスでボイドが破裂し、不良の原因となると
いった問題や、ボイドを埋め込むＳＯＧ膜が絶縁膜上、
全面に堆積されている状態でなく、ボイド内のみに残さ
れているため、コンタクト形成時にコンタクトの形状不
良を招くといった欠点を解消して、チップレベルの広域
的な層間絶縁膜の平坦化を行うことが可能となる。
り、後プロセスでボイドが破裂し、不良の原因となると
いった問題や、ボイドを埋め込むＳＯＧ膜が絶縁膜上、
全面に堆積されている状態でなく、ボイド内のみに残さ
れているため、コンタクト形成時にコンタクトの形状不
良を招くといった欠点を解消して、チップレベルの広域
的な層間絶縁膜の平坦化を行うことが可能となる。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施の形態
を説明するための平坦化工程を工程順に示した部分断面
図である。
を説明するための平坦化工程を工程順に示した部分断面
図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施の形態
を説明するための平坦化工程を工程順に示した部分断面
図である。
を説明するための平坦化工程を工程順に示した部分断面
図である。
【図３】（ａ）〜（ｂ）は、本発明の第２の実施の形態
について説明するための平坦化工程を工程順に示した部
分断面図である。
について説明するための平坦化工程を工程順に示した部
分断面図である。
【図４】本発明の第２の実施の形態を適用するのに好適
なスタックキャパシタ型ＤＲＡＭの断面図である。
なスタックキャパシタ型ＤＲＡＭの断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第３の実施の形
態を説明するための平坦化工程を工程順に示した部分断
面図である。
態を説明するための平坦化工程を工程順に示した部分断
面図である。
【図６】（ａ）〜（ｄ）は、従来の平坦化工程を工程順
に示した部分断面図である。
に示した部分断面図である。
【図７】（ａ）〜（ｄ）は、従来の平坦化工程を工程順
に示した部分断面図である。
に示した部分断面図である。
１１１ 基板 １１２ 配線 １１３ 絶縁膜 １１４−１ 溝 １１４−２ 溝 １１５ 絶縁膜 １１６ ＳＯＧ膜 １１７ 平坦面 １１８ 平坦面 １１９ イオン注入層 ２１８ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｐ
Claims (4)
- 【請求項１】 所定の高さと間隔を有する構造体が複数
形成された半導体基板上に、この構造体の高さより厚く
第１の絶縁膜を形成する第１の工程と、前記第１の絶縁
膜の上層部を化学的機械研磨法によって除去することに
より、前記第１の絶縁膜中に存在するボイドによって形
成される局所溝部を表出させる第２の工程と、前記局所
溝部の開口部を拡張する第３の工程と、前記第１の絶縁
膜の上面に堆積し、前記局所溝部を埋め込むように第２
の絶縁膜を形成する第４の工程と、前記第２の絶縁膜を
その表面から除去することにより平坦面を形成する第５
の工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第３の工程は、前記第１の絶縁膜を
ドライエッチングすることにより構成されることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第３の工程は、前記第１の絶縁膜に
イオン注入を行った後、ドライエッチングを施すことに
より構成されることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 前記第３の工程は、前記高周波エッチン
グを施すことにより構成されることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293088A JP2838992B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体装置の製造方法 |
| US08/742,811 US5698467A (en) | 1995-11-10 | 1996-11-01 | Method of manufacturing an insulation layer having a flat surface |
| KR1019960053579A KR100220761B1 (ko) | 1995-11-10 | 1996-11-09 | 평면을 가지는 절연층 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293088A JP2838992B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09134895A true JPH09134895A (ja) | 1997-05-20 |
| JP2838992B2 JP2838992B2 (ja) | 1998-12-16 |
Family
ID=17790285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7293088A Expired - Fee Related JP2838992B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5698467A (ja) |
| JP (1) | JP2838992B2 (ja) |
| KR (1) | KR100220761B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282709A (ja) * | 2002-01-09 | 2003-10-03 | Hynix Semiconductor Inc | 半導体素子の多層金属配線形成方法 |
| KR20040050517A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20050070891A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 마이크로 스크래치 결함 방지 방법 |
| JP2006128587A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
| KR100772275B1 (ko) * | 2006-05-24 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100945867B1 (ko) * | 2007-12-03 | 2010-03-08 | 주식회사 동부하이텍 | 반도체 소자의 다층 배선 형성 방법 |
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|---|---|---|---|---|
| KR0159409B1 (ko) * | 1995-09-30 | 1999-02-01 | 배순훈 | 평탄화 방법 |
| US5677241A (en) * | 1995-12-27 | 1997-10-14 | Micron Technology, Inc. | Integrated circuitry having a pair of adjacent conductive lines and method of forming |
| JP2773729B2 (ja) * | 1996-02-29 | 1998-07-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5970374A (en) * | 1996-10-18 | 1999-10-19 | Chartered Semiconductor Manufacturing Ltd. | Method for forming contacts and vias with improved barrier metal step-coverage |
| RU2204181C2 (ru) * | 1997-01-21 | 2003-05-10 | Джорджиэ Тек Рисеч Копэрейшн | Полупроводниковое устройство (варианты) и способ формирования воздушных зазоров внутри структуры (варианты) |
| US5990000A (en) * | 1997-02-20 | 1999-11-23 | Applied Materials, Inc. | Method and apparatus for improving gap-fill capability using chemical and physical etchbacks |
| US6190233B1 (en) | 1997-02-20 | 2001-02-20 | Applied Materials, Inc. | Method and apparatus for improving gap-fill capability using chemical and physical etchbacks |
| EP0887847A1 (en) * | 1997-04-15 | 1998-12-30 | STMicroelectronics S.r.l. | Process of final passivation of integrated circuit devices |
| JPH11150185A (ja) * | 1997-11-14 | 1999-06-02 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6429132B1 (en) * | 1998-12-23 | 2002-08-06 | Aurora Systems, Inc. | Combination CMP-etch method for forming a thin planar layer over the surface of a device |
| US6689697B1 (en) * | 1999-09-24 | 2004-02-10 | Advanced Micro Devices, Inc. | Method of forming uniformly planarized structure in a semiconductor wafer |
| JP2003142484A (ja) * | 2001-10-31 | 2003-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100478497B1 (ko) * | 2002-12-05 | 2005-03-29 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
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| JPH05109911A (ja) * | 1991-10-18 | 1993-04-30 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5302233A (en) * | 1993-03-19 | 1994-04-12 | Micron Semiconductor, Inc. | Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP) |
| US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
-
1995
- 1995-11-10 JP JP7293088A patent/JP2838992B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-01 US US08/742,811 patent/US5698467A/en not_active Expired - Fee Related
- 1996-11-09 KR KR1019960053579A patent/KR100220761B1/ko not_active IP Right Cessation
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| KR100945867B1 (ko) * | 2007-12-03 | 2010-03-08 | 주식회사 동부하이텍 | 반도체 소자의 다층 배선 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698467A (en) | 1997-12-16 |
| KR100220761B1 (ko) | 1999-09-15 |
| JP2838992B2 (ja) | 1998-12-16 |
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