JPH11150185A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11150185A
JPH11150185A JP9330881A JP33088197A JPH11150185A JP H11150185 A JPH11150185 A JP H11150185A JP 9330881 A JP9330881 A JP 9330881A JP 33088197 A JP33088197 A JP 33088197A JP H11150185 A JPH11150185 A JP H11150185A
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insulating film
semiconductor device
wiring layers
silicon oxide
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Yasushi Miyamoto
靖史 宮本
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Nippon Steel Corp
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Abstract

(57)【要約】 【課題】 精度よく十分に近接する配線層間の寄生容量
の発生を抑止して、近時の要求である半導体素子の更な
る微細化及び高集積化が進んでも高速動作化を可能と
し、信頼性の高い半導体装置を実現させる。 【解決手段】 シリコン酸化膜２２が形成されたフィル
ム３１を用いてシリコン酸化膜２２を複数の配線層２１
上に真空中で加熱圧着させ、フィルム３１のみを剥離す
る。このとき、フッ素系樹脂からなるフィルム３１はそ
の表面エネルギーが小さいため、配線層２１上にシリコ
ン酸化膜２２を残して容易にフィルム３１のみが剥離さ
れ、配線層２１の上面を覆うようにシリコン酸化膜２２
が被着されて、各配線層２１間には空隙２３が形成され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、例えば、ロジックＬＳＩやＤＲＡＭ
等の各種配線層を有する半導体装置に適用して特に好適
なものである。
【０００２】
【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、近接する各配線層
の離間距離も狭くなり、配線層間における寄生容量の発
生が問題となっている。例えば特開平６−１８１２６３
号公報には、配線層間をいわゆるＳＯＧ（Spin On Glas
s ）膜で埋め込み表面の平坦化を図る技術が開示されて
いるが、各配線層の離間距離が狭くなるとＳＯＧ膜では
隣接する配線層間に寄生容量が発生してしまう。
【０００３】半導体装置においては、配線層部位の寄生
容量を減少させることが高速動作化のための主な条件の
１つとなる。その具体的な方法としては、例えば特開平
４−１０５５６号公報に、ゲート電極とその上の配線層
間を空隙とする空間配線の形成方法が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、特開平
４−１０５５６号公報の手法では、レジスト除去液を用
いて空隙を形成するため、配線層の幅が微細化されるに
従って配線層下に形成されたレジスト層へレジスト除去
液が十分に浸潤しなくなり、空間配線を精度よく形成す
ることが極めて困難となるという問題がある。
【０００５】そこで、本発明の目的は、精度よく十分に
近接する配線層間の寄生容量の発生を容易且つ確実に抑
止して、近時の要求である半導体素子の更なる微細化及
び高集積化が進んでも高速動作化を可能とし、信頼性の
高い半導体装置及びその製造方法を提供することであ
る。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の上層に複数の配線層が形成されてなる半導
体装置であって、複数の前記配線層上を覆うように貼り
付けられた第１の絶縁膜と、前記第１の絶縁膜を覆う第
２の絶縁膜とを有し、前記第１の絶縁膜下において隣接
する前記配線層間にはそれぞれ空隙が形成されており、
前記各空隙により前記各配線間が絶縁されている。
【０００７】本発明の半導体装置の一態様例において
は、前記第１の絶縁膜がシリコン酸化膜、シリコン窒化
膜及びＢＰＳＧ膜の中から選ばれた１種である。
【０００８】本発明の半導体装置の一態様例において
は、前記第２の絶縁膜がシリコン窒化膜である。
【０００９】本発明の半導体装置の一態様例において
は、前記第１の絶縁膜と前記第２の絶縁膜との間にシリ
コン酸化膜が形成されている。
【００１０】本発明の半導体装置の一態様例において
は、前記半導体基板上に所定の半導体素子が設けられ、
前記半導体素子を覆う層間絶縁膜上に前記配線層が前記
半導体素子と接続されるように形成されている。
【００１１】本発明の半導体装置の製造方法は、半導体
基板の上層に形成された層間絶縁膜上に複数の配線層を
形成する第１の工程と、表面に第１の絶縁膜が設けられ
たフィルムを用いて、前記第１の絶縁膜を前記複数の配
線層上に圧着させ、前記フィルムのみを剥離することに
より前記第１の絶縁膜を前記複数の配線層上に被着させ
る第２の工程とを有する。
【００１２】本発明の半導体装置の製造方法の一態様例
は、前記第２の工程の後に、前記第１の絶縁膜上に当該
第１の絶縁膜の保護膜となる第２の絶縁膜を形成する第
３の工程を更に有する。
【００１３】本発明の半導体装置の製造方法の一態様例
は、前記第１の工程の後、前記第２の工程の前に、前記
第１の絶縁膜上にシリコン酸化膜を形成する第４の工程
を更に有する。
【００１４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の絶縁膜がシリコン酸化膜、シリ
コン窒化膜及びＢＰＳＧ膜の中から選ばれた１種であ
る。
【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第２の絶縁膜がシリコン窒化膜であ
る。
【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記フィルムがフッ素系樹脂膜である。
【００１７】
【作用】本発明の半導体装置の製造方法においては、表
面に第１の絶縁膜が設けられたフィルムを用いて、層間
絶縁膜等の上にパターン形成された複数の配線層上に第
１の絶縁膜を加熱圧着等により被着させる。このとき、
第１の絶縁膜は配線層の上面のみを覆うように形成さ
れ、第１の絶縁膜の材料が配線層間に侵入することはな
く、従って隣接する配線層間には空隙が形成される。こ
のように、第１の絶縁膜を貼り付けにより配線層上に形
成するため、各配線層が微細化されて極めて複雑な形状
となろうとも、容易且つ確実に配線層間に前記空隙が形
成されて配線層相互の絶縁が十分に確保されることにな
る。
【００１８】
【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法の具体的な実施形態について、図面を参
照しながら詳細に説明する。この実施形態においては、
半導体装置としてアクセストランジスタ及びメモリキャ
パシタを有してメモリセルが構成されてなるＤＲＡＭを
例示し、その構成を製造方法とともに説明する。図１〜
図３は、実施形態のＤＲＡＭの製造方法を工程順に示す
概略断面図である。
【００１９】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子形成領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、絶縁膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造を
形成してもよい。
【００２０】次いで、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法により不純物がドープされた
多結晶シリコン膜を、更にこの多結晶シリコン膜上にシ
リコン酸化膜を順次堆積形成する。
【００２１】次いで、シリコン酸化膜、多結晶シリコン
膜及びシリコン酸化膜をフォトリソグラフィー及びそれ
に続くドライエッチングによりパターニングして、素子
形成領域２にシリコン酸化膜、多結晶シリコン膜及びシ
リコン酸化膜を電極形状に残してゲート酸化膜４、ゲー
ト電極５及びそのキャップ絶縁膜１０を形成する。
【００２２】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜１０上
を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形成
し、このシリコン酸化膜の全面を異方性エッチングし
て、ゲート酸化膜４、ゲート電極５及びキャップ絶縁膜
１０の側面にのみシリコン酸化膜を残してサイドウォー
ル６を形成する。
【００２３】次いで、キャップ絶縁膜１０及びサイドウ
ォール６をマスクとして、ゲート電極５の両側のシリコ
ン半導体基板１の表面領域にイオン注入により不純物を
導入し、ソース／ドレインとなる一対の不純物拡散層７
を形成し、ゲート電極５及び一対の不純物拡散層７を備
えたアクセストランジスタを完成させる。
【００２４】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を堆積形成し、層間絶縁膜８
を形成する。
【００２５】次いで、層間絶縁膜８に一方の不純物拡散
層７（ドレインとなる）と導通するビット線（不図示）
をパターン形成し、この層間絶縁膜８（及びビット線）
上にホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる平坦
化層１１をＣＶＤ法により膜厚５０ｎｍ程度に堆積形成
する。続いて、平坦化層１１及び層間絶縁膜８をフォト
リソグラフィー及びそれに続くドライエッチングにより
パターニングして、アクセストランジスタの他方の不純
物拡散層７（ソースとなる）の表面の一部を露出させる
ストレージコンタクト１２を形成する。
【００２６】次いで、図１（ｃ）に示すように、ストレ
ージコンタクト１２を埋め込むように多結晶シリコン膜
を膜厚５０ｎｍ程度に形成し、この多結晶シリコン膜を
パターニングすることにより、ストレージコンタクト１
２内でソースとなる不純物拡散層７と接続されたメモリ
キャパシタの下部電極であるストレージノード電極１４
を形成する。
【００２７】続いて、図１（ｄ）に示すように、ストレ
ージノード電極１４の表面を覆うように、酸化膜、窒化
膜及び酸化膜を順次堆積してなる３層構造のＯＮＯ膜か
らなる容量絶縁膜１５を形成し、続いて容量絶縁膜１５
を覆うように多結晶シリコン膜を形成し、この多結晶シ
リコン膜をパターニングして、メモリキャパシタの上部
電極である所定形状のセルプレート電極１６を形成し、
ストレージノード電極１４とセルプレート電極１６が容
量絶縁膜１５を介して容量結合するメモリキャパシタを
完成させる。
【００２８】次いで、図２（ａ）に示すように、アクセ
ストランジスタ及びメモリキャパシタを覆うようにホウ
燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる層間絶縁膜１
７をＣＶＤ法により形成する。以下、続く図２（ｃ）、
図３（ａ）〜図３（ｃ）においても、図２（ａ）と同様
に層間絶縁膜１７から上層の部位のみを示す。
【００２９】次いで、層間絶縁膜１７にアクセストラン
ジスタのゲート電極５等と接続するためのコンタクト孔
１８を形成する。続いて、コンタクト孔１８の内壁を含
む層間絶縁膜１７上にＴｉＮからなる下地膜１９を形成
し、下地膜１９を介してコンタクト孔１７内を埋め込む
ようにタングステン膜２０を堆積する。そして、タング
ステン膜２０及び下地膜１９をパターニングして、配線
層２１を形成する。各配線層２１は、膜厚及び配線幅が
共に０．５μｍ程度に形成される。
【００３０】次いで、図２（ｂ）に示すように、フッ素
系樹脂からなるフィルム３１を用意し、このフィルム３
１の表面にＣＶＤ法によりシリコン酸化膜２２を膜厚３
００ｎｍ程度に形成する。そして、図２（ｃ）に示すよ
うに、シリコン酸化膜２２が形成されたフィルム３１を
用いてシリコン酸化膜２２を複数の配線層２１上に真空
中で加熱圧着させ、フィルム３１のみを剥離する。この
とき、フッ素系樹脂からなるフィルム３１はその表面エ
ネルギーが小さいため、配線層２１上にシリコン酸化膜
２２を残して容易にフィルム３１のみが剥離され、配線
層２１の上面を覆うようにシリコン酸化膜２２が被着さ
れて、図３（ａ）に示すように各配線層２１間には空隙
２３が形成されることになる。この場合、被着されたシ
リコン酸化膜２２の表面には殆ど段差が生じることなく
当該表面はほぼ平坦面となる。なお、シリコン酸化膜２
２の代わりに、シリコン窒化膜やＢＰＳＧ膜等をフィル
ム３１の表面に形成し、配線層２１上に被着するように
しても良い。
【００３１】次いで、図３（ｂ）に示すように、シリコ
ン酸化膜２２上にＣＶＤ法により更にシリコン酸化膜２
４を膜厚６００ｎｍ程度に形成する。その後、図３
（ｃ）に示すように、ＣＶＤ法により、シリコン酸化膜
２４上に耐熱性に優れたシリコン窒化膜２５を膜厚５０
０ｎｍ程度に形成する。
【００３２】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００３３】上述のように、本実施形態においては、表
面に第１の絶縁膜が設けられたフィルム３１を用いて、
層間絶縁膜１７の上にパターン形成された複数の配線層
２１にシリコン酸化膜２２を加熱圧着により被着させ
る。このとき、シリコン酸化膜２２は配線層２１の上面
のみを覆うように形成され、シリコン酸化物が配線層２
１間に侵入することはなく、従って隣接する配線層２１
間には空隙２３が形成される。このように、シリコン酸
化膜２２を貼り付けにより配線層２１上に形成するた
め、各配線層２１が微細化されて極めて複雑な形状とな
ろうとも、容易且つ確実に配線層２１間に空隙２３が形
成されて配線層２１の相互の絶縁が十分に確保されるこ
とになる。
【００３４】従って、本実施形態によれば、精度よく十
分に近接する配線層２１間の寄生容量の発生を抑止し
て、近時の要求であるＤＲＡＭの更なる微細化及び高集
積化が進んでも高速動作化及び低消費電力を可能とし、
信頼性の高いＤＲＡＭを実現することができる。
【００３５】なお、本実施形態では、ＣＯＢ構造のＤＲ
ＡＭについて説明したが、本発明はこれに限定されるこ
となく、例えばメモリキャパシタが実質的にビット線の
下層に形成されている所謂ＣＵＢ（Capacitor Under Bi
tline ）構造のＤＲＡＭにも適用可能である。更に、Ｄ
ＲＡＭに限定されることもなく、ＣＭＯＳインバータや
各種の半導体メモリのような上部配線層を備える全ての
半導体装置及びその製造方法に適用することができる。
【００３６】
【発明の効果】本発明によれば、精度よく十分に近接す
る配線層間の寄生容量の発生を抑止して、近時の要求で
ある半導体素子の更なる微細化及び高集積化が進んでも
高速動作化を可能とし、信頼性の高い半導体装置が実現
する。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＤＲＡＭの製造方
法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の一実施形態における
ＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の一実施形態における
ＤＲＡＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
１ シリコン半導体基板 ２ 素子形成領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール ７ 不純物拡散層 ８，１７ 層間絶縁膜 １０ キャップ絶縁膜 １１ 平坦化膜 １２ ストレージコンタクト １４ ストレージノード電極 １５ 容量絶縁膜 １６ セルプレート電極 １７ 層間絶縁膜 １８ コンタクト孔 １９ 下地膜 ２１ 配線層 ２２ シリコン酸化膜 ２３ 空隙 ２４ シリコン酸化膜 ２５ シリコン窒化膜 ３１ フィルム

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上層に複数の配線層が形成
    されてなる半導体装置において、 複数の前記配線層上を覆うように貼り付けられた第１の
    絶縁膜と、前記第１の絶縁膜を覆う第２の絶縁膜とを有
    し、 前記第１の絶縁膜下において隣接する前記配線層間には
    それぞれ空隙が形成されており、前記各空隙により前記
    各配線間が絶縁されていることを特徴とする半導体装
    置。
  2. 【請求項２】 前記第１の絶縁膜がシリコン酸化膜、シ
    リコン窒化膜及びＢＰＳＧ膜の中から選ばれた１種であ
    ることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第２の絶縁膜がシリコン窒化膜であ
    ることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１の絶縁膜と前記第２の絶縁膜と
    の間にシリコン酸化膜が形成されていることを特徴とす
    る請求項１〜３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 前記半導体基板上に所定の半導体素子が
    設けられ、前記半導体素子を覆う層間絶縁膜上に前記配
    線層が前記半導体素子と接続されるように形成されてい
    ることを特徴とする請求項１〜４のいずれか１項に記載
    の半導体装置。
  6. 【請求項６】 半導体基板の上層に形成された層間絶縁
    膜上に複数の配線層を形成する第１の工程と、 表面に第１の絶縁膜が設けられたフィルムを用いて、前
    記第１の絶縁膜を前記複数の配線層上に圧着させ、前記
    フィルムのみを剥離することにより前記第１の絶縁膜を
    前記複数の配線層上に被着させる第２の工程とを有する
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記第２の工程の後に、前記第１の絶縁
    膜上に当該第１の絶縁膜の保護膜となる第２の絶縁膜を
    形成する第３の工程を更に有することを特徴とする請求
    項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第１の工程の後、前記第２の工程の
    前に、前記第１の絶縁膜上にシリコン酸化膜を形成する
    第４の工程を更に有することを特徴とする請求項６又は
    ７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記第１の絶縁膜がシリコン酸化膜、シ
    リコン窒化膜及びＢＰＳＧ膜の中から選ばれた１種であ
    ることを特徴とする請求項６〜８のいずれか１項に記載
    の半導体装置の製造方法。
  10. 【請求項１０】 前記第２の絶縁膜がシリコン窒化膜で
    あることを特徴とする請求項請求項６〜９のいずれか１
    項に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記フィルムがフッ素系樹脂膜である
    ことを特徴とする請求項６〜１０のいずれか１項に記載
    の半導体装置の製造方法。
JP9330881A 1997-11-14 1997-11-14 半導体装置及びその製造方法 Pending JPH11150185A (ja)

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JP9330881A JPH11150185A (ja) 1997-11-14 1997-11-14 半導体装置及びその製造方法
US09/137,772 US6300667B1 (en) 1997-11-14 1998-08-25 Semiconductor structure with air gaps formed between metal leads
US09/785,180 US6479366B2 (en) 1997-11-14 2001-02-20 Method of manufacturing a semiconductor device with air gaps formed between metal leads

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