JP2914303B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法であり、特に配線のコンタクト部の形成方法に関する
ものである。
法であり、特に配線のコンタクト部の形成方法に関する
ものである。
【０００２】
【従来の技術】 近年、微細加工技術の進歩により半導
体デバイスの高集積化が進められている。現在では０．
２μｍ以下の寸法基準で設計された１ギガビット・ダイ
ナミック・ランダム・アクセス・メモリ（１ＧｂＤＲＡ
Ｍ）のような超高集積の半導体デバイスが開発試作され
ている。このような半導体デバイスの高集積化に伴い、
微細化するコンタクト部の形成が難しくなる。そこで、
自己整合型のコンタクト孔も含めて種々の方法が検討さ
れている。このような中で、ＤＲＡＭのようなもっとも
集積度の高い半導体デバイスでは、コンタクト孔の形成
される領域に予め導電体材がパッド（以下、コンタクト
パッドと呼称する）として形成される方法が提案されて
いる。この方法はコンタクト孔の下層との目合わせマー
ジンを拡大する方法として、特開平４−１８１７６９号
公報に示されている。
体デバイスの高集積化が進められている。現在では０．
２μｍ以下の寸法基準で設計された１ギガビット・ダイ
ナミック・ランダム・アクセス・メモリ（１ＧｂＤＲＡ
Ｍ）のような超高集積の半導体デバイスが開発試作され
ている。このような半導体デバイスの高集積化に伴い、
微細化するコンタクト部の形成が難しくなる。そこで、
自己整合型のコンタクト孔も含めて種々の方法が検討さ
れている。このような中で、ＤＲＡＭのようなもっとも
集積度の高い半導体デバイスでは、コンタクト孔の形成
される領域に予め導電体材がパッド（以下、コンタクト
パッドと呼称する）として形成される方法が提案されて
いる。この方法はコンタクト孔の下層との目合わせマー
ジンを拡大する方法として、特開平４−１８１７６９号
公報に示されている。
【０００３】以下、上記の公開公報に記載されているコ
ンタクトパッドの形成方法を図５に従って説明する。図
５はＤＲＡＭセル部の製造工程順の断面図である。
ンタクトパッドの形成方法を図５に従って説明する。図
５はＤＲＡＭセル部の製造工程順の断面図である。
【０００４】図５（ａ）に示すように、シリコン基板１
０１の表面に選択的に素子分離酸化膜１０２が形成され
る。そして、ゲート酸化膜１０３が形成され、ゲート電
極１０４が形成される。このゲート電極１０４は、不純
物を含有するポリシリコン膜とタングステンシリサイド
膜との積層したポリサイド膜で構成されメモリセルのワ
ード線となる。
０１の表面に選択的に素子分離酸化膜１０２が形成され
る。そして、ゲート酸化膜１０３が形成され、ゲート電
極１０４が形成される。このゲート電極１０４は、不純
物を含有するポリシリコン膜とタングステンシリサイド
膜との積層したポリサイド膜で構成されメモリセルのワ
ード線となる。
【０００５】次に、ビット線用拡散層１０５およびキャ
パシタ用拡散層１０６が形成される。また、ゲート電極
１０４の上部には上部絶縁膜１０７が、ゲート電極１０
４の側壁にはサイドウォール絶縁膜１０８がそれぞれ形
成される。そして、ポリシリコンパッド膜１０９が全面
に堆積される。ここで、ポリシリコンパッド膜１０９に
は不純物が含まれる。
パシタ用拡散層１０６が形成される。また、ゲート電極
１０４の上部には上部絶縁膜１０７が、ゲート電極１０
４の側壁にはサイドウォール絶縁膜１０８がそれぞれ形
成される。そして、ポリシリコンパッド膜１０９が全面
に堆積される。ここで、ポリシリコンパッド膜１０９に
は不純物が含まれる。
【０００６】次に、図５（ｂ）に示すように、レジスト
マスク１１０がエッチングマスクとして用いられポリシ
リコンパッド膜１０９が選択的にドライエッチングされ
る。そして、コンタクトパッド１１１が形成される。
マスク１１０がエッチングマスクとして用いられポリシ
リコンパッド膜１０９が選択的にドライエッチングされ
る。そして、コンタクトパッド１１１が形成される。
【０００７】次に、図５（ｃ）に示すように第１層間絶
縁膜１１２が形成され、ビット線用拡散層１０５に接続
しているコンタクトパッド１１１上に位置するところに
ビット線用コンタクト孔１１３が形成される。そして、
ビット線ポリシリコン１１４とビット線シリサイド１１
５が形成され、コンタクトパッド１１１を通してビット
線用拡散層１０５に電気接続するビット線が形成され
る。
縁膜１１２が形成され、ビット線用拡散層１０５に接続
しているコンタクトパッド１１１上に位置するところに
ビット線用コンタクト孔１１３が形成される。そして、
ビット線ポリシリコン１１４とビット線シリサイド１１
５が形成され、コンタクトパッド１１１を通してビット
線用拡散層１０５に電気接続するビット線が形成され
る。
【０００８】次に、図５（ｄ）に示すように第２層間絶
縁膜１１６が形成される。そして、キャパシタ用拡散層
１０６に接続しているコンタクトパッド１１１上に位置
するところにキャパシタ用コンタクト孔１１７が形成さ
れ、キャパシタ用プラグ１１８が埋設される。このキャ
パシタ用プラグ１１８上にはキャパシタの下部電極１１
９が形成される。このようにして、下部電極１１９はコ
ンタクトパッド１１１を通してキャパシタ用拡散層１０
６に電気接続されるようになる。
縁膜１１６が形成される。そして、キャパシタ用拡散層
１０６に接続しているコンタクトパッド１１１上に位置
するところにキャパシタ用コンタクト孔１１７が形成さ
れ、キャパシタ用プラグ１１８が埋設される。このキャ
パシタ用プラグ１１８上にはキャパシタの下部電極１１
９が形成される。このようにして、下部電極１１９はコ
ンタクトパッド１１１を通してキャパシタ用拡散層１０
６に電気接続されるようになる。
【０００９】
【発明が解決しようとする課題】しかし、このようなＤ
ＲＡＭ等の半導体デバイスの設計寸法が小さくなると、
ゲート電極間のスペースが小さくなり、コンタクトパッ
ド間の切断が難しく複数のコンタクトパッドが接続して
しまう。
ＲＡＭ等の半導体デバイスの設計寸法が小さくなると、
ゲート電極間のスペースが小さくなり、コンタクトパッ
ド間の切断が難しく複数のコンタクトパッドが接続して
しまう。
【００１０】以下、図６に基づいて説明する。図６は、
図５の素子分離酸化膜１０２領域を拡大した図である。
図６（ａ）に示すように、シリコン基板１０１上の素子
分離酸化膜１０２表面にゲート電極１０４が形成され、
その上部に絶縁膜を介してポリシリコンパッド膜１０９
が形成されている。そして、この領域のポリシリコンパ
ッド膜を選択的に除去するためのレジストマスク１１０
を形成するフォトリソグラフィ工程において、スリット
１２０の領域にレジスト膜１２１が形成されてしまう。
このスリット１２０の形成は、ゲート電極間のスペース
が小さくなると回避できないことである。
図５の素子分離酸化膜１０２領域を拡大した図である。
図６（ａ）に示すように、シリコン基板１０１上の素子
分離酸化膜１０２表面にゲート電極１０４が形成され、
その上部に絶縁膜を介してポリシリコンパッド膜１０９
が形成されている。そして、この領域のポリシリコンパ
ッド膜を選択的に除去するためのレジストマスク１１０
を形成するフォトリソグラフィ工程において、スリット
１２０の領域にレジスト膜１２１が形成されてしまう。
このスリット１２０の形成は、ゲート電極間のスペース
が小さくなると回避できないことである。
【００１１】次に、図６（ｂ）に示すように、コンタク
トパッド１１１を形成するために、レジストマスク１１
０をエッチングマスクにしてポリシリコンパッド膜１０
９が選択的にドライエッチングされる工程で、ポリシリ
コン残り１２２が残存するようになる。これは、スリッ
ト１２０領域に形成されたレジスト膜１２１がエッチン
グマスクとなり、この下部のポリシリコンパッド膜が除
去しきれなくなるためである。
トパッド１１１を形成するために、レジストマスク１１
０をエッチングマスクにしてポリシリコンパッド膜１０
９が選択的にドライエッチングされる工程で、ポリシリ
コン残り１２２が残存するようになる。これは、スリッ
ト１２０領域に形成されたレジスト膜１２１がエッチン
グマスクとなり、この下部のポリシリコンパッド膜が除
去しきれなくなるためである。
【００１２】このポリシリコン残り１２２は、ビット線
用拡散層部に形成されたコンタクトパッド間あるいはキ
ャパシタ用拡散層部に形成されたコンタクトパッド間を
短絡する。このようなコンタクトパッド間の短絡が生じ
ると、半導体デバイスは動作しなくなる。しかも、この
ような短絡は半導体デバイスが微細化されるに伴いより
顕著になる。
用拡散層部に形成されたコンタクトパッド間あるいはキ
ャパシタ用拡散層部に形成されたコンタクトパッド間を
短絡する。このようなコンタクトパッド間の短絡が生じ
ると、半導体デバイスは動作しなくなる。しかも、この
ような短絡は半導体デバイスが微細化されるに伴いより
顕著になる。
【００１３】本発明の目的は、上記のようなコンタクト
パッド間の短絡が全く発生しないコンタクト部の形成方
法を提供することにある。
パッド間の短絡が全く発生しないコンタクト部の形成方
法を提供することにある。
【００１４】
【課題を解決するための手段】このため本発明の半導体
装置の製造方法は、半導体基板の表面上にゲート酸化膜
を介して複数のゲート電極を並行配置に形成し、前記複
数のゲート電極の間の前記半導体基板の表面に拡散層を
形成する工程と、前記ゲート電極の上面と側面に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜を被覆し前
記全ての拡散層に電気接続する導電体材を堆積させる工
程と、前記導電体材を完全に被覆する充填絶縁膜を形成
する工程と、前記充填絶縁膜をパターニングし前記全て
の拡散層上部に位置する領域にパターニングされた充填
絶縁膜を形成する工程と、前記パターニングされた充填
絶縁膜をマスクにして前記導電体材をパターニングしコ
ンタクトパッドを形成する工程と、前記第１の絶縁膜お
よび前記パターニングされた充填絶縁膜を被覆する第２
の絶縁膜を堆積させ表面を平坦化する工程と、前記パタ
ーニングされた充填絶縁膜および前記第２の絶縁膜とで
層間絶縁膜を形成する工程と、前記コンタクトパッドに
達するコンタクト孔を前記層間絶縁膜に形成する工程
と、を含む。
装置の製造方法は、半導体基板の表面上にゲート酸化膜
を介して複数のゲート電極を並行配置に形成し、前記複
数のゲート電極の間の前記半導体基板の表面に拡散層を
形成する工程と、前記ゲート電極の上面と側面に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜を被覆し前
記全ての拡散層に電気接続する導電体材を堆積させる工
程と、前記導電体材を完全に被覆する充填絶縁膜を形成
する工程と、前記充填絶縁膜をパターニングし前記全て
の拡散層上部に位置する領域にパターニングされた充填
絶縁膜を形成する工程と、前記パターニングされた充填
絶縁膜をマスクにして前記導電体材をパターニングしコ
ンタクトパッドを形成する工程と、前記第１の絶縁膜お
よび前記パターニングされた充填絶縁膜を被覆する第２
の絶縁膜を堆積させ表面を平坦化する工程と、前記パタ
ーニングされた充填絶縁膜および前記第２の絶縁膜とで
層間絶縁膜を形成する工程と、前記コンタクトパッドに
達するコンタクト孔を前記層間絶縁膜に形成する工程
と、を含む。
【００１５】ここで、前記第１の絶縁膜には不純物を含
有しないシリコン酸化膜が用いられ、前記充填絶縁膜に
はＢＰＳＧ膜が用いられる。
有しないシリコン酸化膜が用いられ、前記充填絶縁膜に
はＢＰＳＧ膜が用いられる。
【００１６】また、前記導電体材として不純物を含有す
るポリシリコン膜が用いられる。
るポリシリコン膜が用いられる。
【００１７】あるいは、本発明の半導体装置の製造方法
は、半導体基板の表面上にゲート酸化膜を介して複数の
ゲート電極を並行配置に形成し、前記複数のゲート電極
の間の前記半導体基板の表面に拡散層を形成する工程
と、前記ゲート電極の上面と側面に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜を被覆し前記拡散層に電
気接続する導電体材を堆積させる工程と、前記導電体材
を完全に被覆する充填絶縁膜を形成する工程と、前記充
填絶縁膜上に導電性のマスク材を形成しさらに前記導電
性のマスク材の側壁にサイドウォールマスク材を形成す
る工程と、前記導電性のマスク材とサイドウォールマス
ク材とをエッチングマスクにした前記充填絶縁膜のドラ
イエッチングでパターニングし前記拡散層上部に位置す
る領域にパターニングされた充填絶縁膜を形成する工程
と、前記パターニングされた充填絶縁膜をマスクにして
前記導電体材をパターニングする工程と、前記第１の絶
縁膜および前記パターニングされた充填絶縁膜を被覆す
る第２の絶縁膜を堆積させ表面を平坦化する工程と、前
記パターニングされた充填絶縁膜および前記第２の絶縁
膜とで層間絶縁膜を形成する工程とを含む。
は、半導体基板の表面上にゲート酸化膜を介して複数の
ゲート電極を並行配置に形成し、前記複数のゲート電極
の間の前記半導体基板の表面に拡散層を形成する工程
と、前記ゲート電極の上面と側面に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜を被覆し前記拡散層に電
気接続する導電体材を堆積させる工程と、前記導電体材
を完全に被覆する充填絶縁膜を形成する工程と、前記充
填絶縁膜上に導電性のマスク材を形成しさらに前記導電
性のマスク材の側壁にサイドウォールマスク材を形成す
る工程と、前記導電性のマスク材とサイドウォールマス
ク材とをエッチングマスクにした前記充填絶縁膜のドラ
イエッチングでパターニングし前記拡散層上部に位置す
る領域にパターニングされた充填絶縁膜を形成する工程
と、前記パターニングされた充填絶縁膜をマスクにして
前記導電体材をパターニングする工程と、前記第１の絶
縁膜および前記パターニングされた充填絶縁膜を被覆す
る第２の絶縁膜を堆積させ表面を平坦化する工程と、前
記パターニングされた充填絶縁膜および前記第２の絶縁
膜とで層間絶縁膜を形成する工程とを含む。
【００１８】ここで、前記第１の絶縁膜は不純物を含有
しないシリコン酸化膜であり、前記充填絶縁膜および前
記第２の絶縁膜はＢＰＳＧ膜である。また、前記導電体
材は不純物を含有するポリシリコン膜である。
しないシリコン酸化膜であり、前記充填絶縁膜および前
記第２の絶縁膜はＢＰＳＧ膜である。また、前記導電体
材は不純物を含有するポリシリコン膜である。
【００１９】本発明では、半導体デバイスが微細構造に
なりゲート電極間隔が狭まってきても、このゲート電極
間に形成される導電体材上のスリットは、充填絶縁膜で
完全に埋設される。このため、フォトリソグラフィ工程
でスリット内にレジストが残存するようなことはなくな
る。そして、この導電体材がパターニングされて形成さ
れるコンタクトパッドは、それぞれ完全に孤立して形成
され、コンタクトパッド間の電気的な短絡は皆無にな
る。
なりゲート電極間隔が狭まってきても、このゲート電極
間に形成される導電体材上のスリットは、充填絶縁膜で
完全に埋設される。このため、フォトリソグラフィ工程
でスリット内にレジストが残存するようなことはなくな
る。そして、この導電体材がパターニングされて形成さ
れるコンタクトパッドは、それぞれ完全に孤立して形成
され、コンタクトパッド間の電気的な短絡は皆無にな
る。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１乃至図３はＤ
ＲＡＭセルの製造工程順の断面図である。
を図１乃至図３に基づいて説明する。図１乃至図３はＤ
ＲＡＭセルの製造工程順の断面図である。
【００２１】図１（ａ）に示すように、導電型がＰ型の
シリコン基板１の表面に選択的に素子分離酸化膜２がＬ
ＯＣＯＳ法、トレンチ分離法等で形成される。続けて、
熱酸化法で膜厚が８ｎｍ程度のゲート酸化膜３が形成さ
れる。そして、素子分離酸化膜２およびゲート酸化膜３
を被覆するタングステンポリサイド膜４が形成される。
ここで、このタングステンポリサイド膜４は、膜厚５０
ｎｍのポリシリコン膜と膜厚１００ｎｍのタングステン
シリサイド膜の積層膜である。次に、このタングステン
ポリサイド膜４表面に被着するシリコン酸化膜５が化学
気相成長（ＣＶＤ）法で堆積される。なお、タングステ
ンシリサイド膜の代わりに他の高融点金属のシリサイド
膜が用いられてもよい。例えばチタンシリサイド膜等が
ある。
シリコン基板１の表面に選択的に素子分離酸化膜２がＬ
ＯＣＯＳ法、トレンチ分離法等で形成される。続けて、
熱酸化法で膜厚が８ｎｍ程度のゲート酸化膜３が形成さ
れる。そして、素子分離酸化膜２およびゲート酸化膜３
を被覆するタングステンポリサイド膜４が形成される。
ここで、このタングステンポリサイド膜４は、膜厚５０
ｎｍのポリシリコン膜と膜厚１００ｎｍのタングステン
シリサイド膜の積層膜である。次に、このタングステン
ポリサイド膜４表面に被着するシリコン酸化膜５が化学
気相成長（ＣＶＤ）法で堆積される。なお、タングステ
ンシリサイド膜の代わりに他の高融点金属のシリサイド
膜が用いられてもよい。例えばチタンシリサイド膜等が
ある。
【００２２】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術によりシリコン
酸化膜５およびタングステンポリサイド膜４が加工さ
れ、ゲート電極６および上部絶縁膜７が形成される。
ソグラフィ技術とドライエッチング技術によりシリコン
酸化膜５およびタングステンポリサイド膜４が加工さ
れ、ゲート電極６および上部絶縁膜７が形成される。
【００２３】次に、砒素のイオン注入と熱処理によりシ
リコン基板１の表面にビット線用拡散層８およびキャパ
シタ用拡散層９が形成される。そして、再度膜厚１００
ｎｍのシリコン酸化膜がＣＶＤ法で堆積され、異方性の
全面ドライエッチングが施される。このドライエッチン
グすなわちエッチバックにより、図１（ｃ）に示すよう
にサイドウォール絶縁膜１０がゲート電極６と上部絶縁
膜７の側壁に形成される。このエッチバックにおいて
は、ビット線用拡散層８およびキャパシタ用拡散層９上
のゲート酸化膜は除去される。そして、ビット線用拡散
層８およびキャパシタ用拡散層９の表面は露出される。
リコン基板１の表面にビット線用拡散層８およびキャパ
シタ用拡散層９が形成される。そして、再度膜厚１００
ｎｍのシリコン酸化膜がＣＶＤ法で堆積され、異方性の
全面ドライエッチングが施される。このドライエッチン
グすなわちエッチバックにより、図１（ｃ）に示すよう
にサイドウォール絶縁膜１０がゲート電極６と上部絶縁
膜７の側壁に形成される。このエッチバックにおいて
は、ビット線用拡散層８およびキャパシタ用拡散層９上
のゲート酸化膜は除去される。そして、ビット線用拡散
層８およびキャパシタ用拡散層９の表面は露出される。
【００２４】次に、図１（ｄ）に示すように、膜厚５０
ｎｍのポリシリコンパッド膜１１がＣＶＤ法で全面すな
わち上部絶縁膜７、サイドウォール絶縁膜１０、ビット
線用拡散層８およびキャパシタ用拡散層９を被覆するよ
うに堆積される。このポリシリコンパッド膜１１は、リ
ン不純物を含有し導電体となっており、ビット線用拡散
層８およびキャパシタ用拡散層９に電気接続されてい
る。
ｎｍのポリシリコンパッド膜１１がＣＶＤ法で全面すな
わち上部絶縁膜７、サイドウォール絶縁膜１０、ビット
線用拡散層８およびキャパシタ用拡散層９を被覆するよ
うに堆積される。このポリシリコンパッド膜１１は、リ
ン不純物を含有し導電体となっており、ビット線用拡散
層８およびキャパシタ用拡散層９に電気接続されてい
る。
【００２５】次に、図２（ａ）に示すように、ポリシリ
コンパッド膜１１を被覆しスリット１２を充填する充填
絶縁膜１３が形成される。ここで、スリット１２はゲー
ト電極間のポリシリコンパッド膜１１上に形成される。
そして、充填絶縁膜１３の形成は次のようにして行われ
る。すなわち、ＢＰＳＧ膜（ボロンガラスとリンガラス
を含むシリコン酸化膜）がＣＶＤ法で堆積され熱処理が
施される。この熱処理で、ＢＰＳＧ膜がスリット１２内
に埋設されるようになる。さらにこのＢＰＳＧ膜の表面
は平坦化される。このＢＰＳＧ膜の平坦化では、化学的
機械研磨（ＣＭＰ）の方法が併用されてもよい。
コンパッド膜１１を被覆しスリット１２を充填する充填
絶縁膜１３が形成される。ここで、スリット１２はゲー
ト電極間のポリシリコンパッド膜１１上に形成される。
そして、充填絶縁膜１３の形成は次のようにして行われ
る。すなわち、ＢＰＳＧ膜（ボロンガラスとリンガラス
を含むシリコン酸化膜）がＣＶＤ法で堆積され熱処理が
施される。この熱処理で、ＢＰＳＧ膜がスリット１２内
に埋設されるようになる。さらにこのＢＰＳＧ膜の表面
は平坦化される。このＢＰＳＧ膜の平坦化では、化学的
機械研磨（ＣＭＰ）の方法が併用されてもよい。
【００２６】次に、フォトリソグラフィ技術で、ビット
線用拡散層８およびキャパシタ用拡散層９上の位置にレ
ジストマスク１４が形成される。そして、このレジスト
マスク１４をエッチングマスクにして、充填絶縁膜１３
およびポリシリコンパッド膜１１がドライエッチングさ
れる。このようにして、図２（ｂ）に示すように充填絶
縁材１５およびコンタクトパッド１６が、選択的にビッ
ト線用拡散層８およびキャパシタ用拡散層９上に形成さ
れる。
線用拡散層８およびキャパシタ用拡散層９上の位置にレ
ジストマスク１４が形成される。そして、このレジスト
マスク１４をエッチングマスクにして、充填絶縁膜１３
およびポリシリコンパッド膜１１がドライエッチングさ
れる。このようにして、図２（ｂ）に示すように充填絶
縁材１５およびコンタクトパッド１６が、選択的にビッ
ト線用拡散層８およびキャパシタ用拡散層９上に形成さ
れる。
【００２７】次に、図２（ｃ）に示すように層間用絶縁
膜１７が上記の充填絶縁材１５をも被覆するように堆積
される。ここで、この層間用絶縁膜１７は充填絶縁材１
５と同一材料であるＢＰＳＧ膜である。続けて、熱処理
が施され、ＣＭＰ法で層間用絶縁膜１７の表面は平坦化
される。このようにして、図２（ｄ）に示すように第１
層間絶縁膜１８が形成される。
膜１７が上記の充填絶縁材１５をも被覆するように堆積
される。ここで、この層間用絶縁膜１７は充填絶縁材１
５と同一材料であるＢＰＳＧ膜である。続けて、熱処理
が施され、ＣＭＰ法で層間用絶縁膜１７の表面は平坦化
される。このようにして、図２（ｄ）に示すように第１
層間絶縁膜１８が形成される。
【００２８】次に、図３（ａ）に示すように第１層間絶
縁膜１８の所定の領域にビット線用コンタクト孔１９が
形成される。ここで、ビット線用コンタクト孔１９は、
ビット線用拡散層８上のコンタクトパッド１６上に位置
するように形成される。そして、ビット線ポリシリコン
２０とビット線シリサイド２１が形成され、コンタクト
パッド１６を通してビット線用拡散層８に電気接続する
ビット線が形成されるようになる。
縁膜１８の所定の領域にビット線用コンタクト孔１９が
形成される。ここで、ビット線用コンタクト孔１９は、
ビット線用拡散層８上のコンタクトパッド１６上に位置
するように形成される。そして、ビット線ポリシリコン
２０とビット線シリサイド２１が形成され、コンタクト
パッド１６を通してビット線用拡散層８に電気接続する
ビット線が形成されるようになる。
【００２９】次に、図３（ｂ）に示すように第２層間絶
縁膜２２が形成される。そして、キャパシタ用拡散層９
に接続しているコンタクトパッド１６上に位置するとこ
ろにキャパシタ用コンタクト孔２３が形成される。
縁膜２２が形成される。そして、キャパシタ用拡散層９
に接続しているコンタクトパッド１６上に位置するとこ
ろにキャパシタ用コンタクト孔２３が形成される。
【００３０】そして、図３（ｃ）に示すように、キャパ
シタ用コンタクト孔２３にキャパシタ用プラグ２４が埋
設される。このキャパシタ用プラグ２４上にはキャパシ
タの下部電極２５が形成される。このようにして、下部
電極２５はコンタクトパッド１６を通してキャパシタ用
拡散層９に電気接続されるようになる。
シタ用コンタクト孔２３にキャパシタ用プラグ２４が埋
設される。このキャパシタ用プラグ２４上にはキャパシ
タの下部電極２５が形成される。このようにして、下部
電極２５はコンタクトパッド１６を通してキャパシタ用
拡散層９に電気接続されるようになる。
【００３１】以後、図示していないがキャパシタ用の容
量絶縁膜が形成され、さらに、この容量絶縁膜を被覆す
る上部電極が形成されてＤＲＡＭセルが完成する。
量絶縁膜が形成され、さらに、この容量絶縁膜を被覆す
る上部電極が形成されてＤＲＡＭセルが完成する。
【００３２】本発明によれば、ポリシリコンパッド膜の
スリットに充填絶縁膜が埋設されその表面は平坦化され
る。このため、先述した従来の技術の場合に生じたレジ
スト膜のスリット内での残存は完全に防止されるように
なる。そして、完全に分離されたコンタクトパッドが形
成できるようになる。
スリットに充填絶縁膜が埋設されその表面は平坦化され
る。このため、先述した従来の技術の場合に生じたレジ
スト膜のスリット内での残存は完全に防止されるように
なる。そして、完全に分離されたコンタクトパッドが形
成できるようになる。
【００３３】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４はＤＲＡＭセルにコンタクトパ
ッドを形成する場合の製造工程順の断面図である。
基づいて説明する。図４はＤＲＡＭセルにコンタクトパ
ッドを形成する場合の製造工程順の断面図である。
【００３４】ここで、図４（ａ）に示すように、ポリシ
リコンパッド膜１１を被覆する充填絶縁膜１３が形成さ
れる工程までは第１の実施の形態と同一であるので説明
は省略される。
リコンパッド膜１１を被覆する充填絶縁膜１３が形成さ
れる工程までは第１の実施の形態と同一であるので説明
は省略される。
【００３５】図４（ａ）に示すように、ポリシリコンパ
ッド膜１１を被覆しスリット１２を充填する充填絶縁膜
１３が形成された後、膜厚１５０ｎｍ程度のポリシリコ
ンマスク膜２６がＣＶＤ法で堆積される。ここで、ポリ
シリコンマスク膜２６には不純物は含まれない。
ッド膜１１を被覆しスリット１２を充填する充填絶縁膜
１３が形成された後、膜厚１５０ｎｍ程度のポリシリコ
ンマスク膜２６がＣＶＤ法で堆積される。ここで、ポリ
シリコンマスク膜２６には不純物は含まれない。
【００３６】次に、図４（ｂ）に示すようにフォトリソ
グラフィ技術で、ビット線用拡散層８およびキャパシタ
用拡散層９上の位置にレジストマスク２７が形成され
る。そして、このレジストマスク２７をエッチングマス
クにして、ポリシリコンマスク２６がドライエッチング
され、ポリシリコンマスク材２８が形成される。
グラフィ技術で、ビット線用拡散層８およびキャパシタ
用拡散層９上の位置にレジストマスク２７が形成され
る。そして、このレジストマスク２７をエッチングマス
クにして、ポリシリコンマスク２６がドライエッチング
され、ポリシリコンマスク材２８が形成される。
【００３７】さらに、膜厚１００ｎｍのポリシリコン膜
が堆積され全面のエッチバックが施される。このように
して、図４（ｃ）に示すようにポリシリコンマスク材２
８の側壁にサイドウォールマスク材２９が形成される。
が堆積され全面のエッチバックが施される。このように
して、図４（ｃ）に示すようにポリシリコンマスク材２
８の側壁にサイドウォールマスク材２９が形成される。
【００３８】次に、このポリシリコンマスク材２８とサ
イドウォールマスク材２９がエッチングマスクに用いら
れ、充填絶縁膜１３およびポリシリコンパッド膜１１が
順次ドライエッチングされる。このようにして、図４
（ｄ）に示すように充填絶縁材１５およびコンタクトパ
ッド１６が、選択的にビット線用拡散層８およびキャパ
シタ用拡散層９上に形成される。
イドウォールマスク材２９がエッチングマスクに用いら
れ、充填絶縁膜１３およびポリシリコンパッド膜１１が
順次ドライエッチングされる。このようにして、図４
（ｄ）に示すように充填絶縁材１５およびコンタクトパ
ッド１６が、選択的にビット線用拡散層８およびキャパ
シタ用拡散層９上に形成される。
【００３９】以後、第１の実施の形態で説明した図２
（ｃ）以降と同一の工程を通してＤＲＡＭセルが形成さ
れる。
（ｃ）以降と同一の工程を通してＤＲＡＭセルが形成さ
れる。
【００４０】第２の実施の形態の場合には、コンタクト
パッド１６のパターン寸法がレジストマスク２７より大
きくなる。このため、コンタクトパッドとビット線用コ
ンタクト孔あるいはキャパシタ用コンタクト孔との目合
わせマージンが拡大されるようになる。この場合には、
レジスト解像力以上のパターン精度が容易に得られるの
でＤＲＡＭセルのさらなる微細化に適する。
パッド１６のパターン寸法がレジストマスク２７より大
きくなる。このため、コンタクトパッドとビット線用コ
ンタクト孔あるいはキャパシタ用コンタクト孔との目合
わせマージンが拡大されるようになる。この場合には、
レジスト解像力以上のパターン精度が容易に得られるの
でＤＲＡＭセルのさらなる微細化に適する。
【００４１】以上の本発明の実施の形態では、充填絶縁
材としてＢＰＳＧ膜が用いられる場合が説明された。こ
の充填絶縁材はこれに限定されることはなく、その他の
ＣＶＤ法で堆積されるシリコン酸化膜あるいはスピン・
オン・ガラス膜であってもよい。いずれにしても、この
充填絶縁材はそのまま層間絶縁膜としても使用されるも
のである。
材としてＢＰＳＧ膜が用いられる場合が説明された。こ
の充填絶縁材はこれに限定されることはなく、その他の
ＣＶＤ法で堆積されるシリコン酸化膜あるいはスピン・
オン・ガラス膜であってもよい。いずれにしても、この
充填絶縁材はそのまま層間絶縁膜としても使用されるも
のである。
【００４２】また、コンタクトパッドはポリシリコン膜
に限定されるものでなく、高融点金属のシリサイド膜あ
るいはポリサイド膜等の導電体材であってもよい。
に限定されるものでなく、高融点金属のシリサイド膜あ
るいはポリサイド膜等の導電体材であってもよい。
【００４３】また、本発明の実施の形態ではＤＲＡＭセ
ルの領域にコンタクトパッドを形成する場合について説
明された。しかし、本発明のコンタクトパッドの形成方
法はこれに限定されず、ＭＯＳトランジスタのゲート電
極間の拡散層にコンタクト孔を形成する場合にも同様に
適用できるものである。
ルの領域にコンタクトパッドを形成する場合について説
明された。しかし、本発明のコンタクトパッドの形成方
法はこれに限定されず、ＭＯＳトランジスタのゲート電
極間の拡散層にコンタクト孔を形成する場合にも同様に
適用できるものである。
【００４４】
【発明の効果】本発明のコンタクトパッドの形成方法で
は、コンタクトパッドの材料となる導電体材表面に形成
される微細なスリットに充填絶縁材が埋設され、しかも
その表面が平坦化される。そして、このスリットに埋設
された充填絶縁材をエッチングマスクにしてコンタクト
パッドの材料がパターニングされる。
は、コンタクトパッドの材料となる導電体材表面に形成
される微細なスリットに充填絶縁材が埋設され、しかも
その表面が平坦化される。そして、このスリットに埋設
された充填絶縁材をエッチングマスクにしてコンタクト
パッドの材料がパターニングされる。
【００４５】このために、従来の技術の場合のようにス
リットにレジスト残りが発生することもなく、完全に孤
立するコンタクトパッドが個々のコンタクト孔に形成さ
れるようになる。そして、隣接するコンタクトパッド間
の短絡は皆無になり、信頼性が高く安定したコンタクト
パッドの形成が容易になる。
リットにレジスト残りが発生することもなく、完全に孤
立するコンタクトパッドが個々のコンタクト孔に形成さ
れるようになる。そして、隣接するコンタクトパッド間
の短絡は皆無になり、信頼性が高く安定したコンタクト
パッドの形成が容易になる。
【００４６】また、この充填絶縁材はエッチングマスク
として用いられた後はそのまま層間絶縁膜の一部に使用
される。このため、半導体装置の製造工程はそれほど増
加することもない。
として用いられた後はそのまま層間絶縁膜の一部に使用
される。このため、半導体装置の製造工程はそれほど増
加することもない。
【００４７】このようにして、本発明は微細な半導体デ
バイスを高い信頼性の下に製造できるようにし、半導体
装置の歩留まりを大幅に向上させる。
バイスを高い信頼性の下に製造できるようにし、半導体
装置の歩留まりを大幅に向上させる。
【図１】本発明の第１の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図３】本発明の第１の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図５】従来の技術を説明するための工程順の断面図で
ある。
ある。
【図６】従来の技術の課題を説明するための断面図であ
る。
る。
１，１０１ シリコン基板 ２，１０２ 素子分離酸化膜 ３，１０３ ゲート酸化膜 ４ タングステンポリサイド膜 ５ シリコン酸化膜 ６，１０４ ゲート電極 ７，１０７ 上部絶縁膜 ８，１０５ ビット線用拡散層 ９，１０６ キャパシタ用拡散層 １０，１０８ サイドウォール絶縁膜 １１，１０９ ポリシリコンパッド膜 １２，１２０ スリット １３ 充填絶縁膜 １４，２７，１１０ レジストマスク １５ 充填絶縁材 １６，１１１ コンタクトパッド １７ 層間用絶縁膜 １８，１１２ 第１層間絶縁膜 １９，１１３ ビット線用コンタクト孔 ２０，１１４ ビット線ポリシリコン ２１，１１５ ビット線シリサイド ２２，１１６ 第２層間絶縁膜 ２３，１１７ キャパシタ用コンタクト孔 ２４，１１８ キャパシタ用プラグ ２５，１１９ 下部電極 ２６ ポリシリコンマスク膜 ２８ ポリシリコンマスク材 ２９ サイドウォールマスク材 １２１ レジスト膜 １２２ ポリシリコン残り
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/8234 H01L 21/8242 H01L 27/088
Claims (6)
- 【請求項１】 半導体基板の表面上にゲート酸化膜を介
して複数のゲート電極を並行配置に形成し、前記複数の
ゲート電極の間の前記半導体基板の表面に拡散層を形成
する工程と、前記ゲート電極の上面と側面に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜を被覆し前記全
ての拡散層に電気接続する導電体材を堆積させる工程
と、前記導電体材を完全に被覆する充填絶縁膜を形成す
る工程と、前記充填絶縁膜をパターニングし前記全ての
拡散層上部に位置する領域にパターニングされた充填絶
縁膜を形成する工程と、前記パターニングされた充填絶
縁膜をマスクにして前記導電体材をパターニングしコン
タクトパッドを形成する工程と、前記第１の絶縁膜およ
び前記パターニングされた充填絶縁膜を被覆する第２の
絶縁膜を堆積させ表面を平坦化する工程と、前記パター
ニングされた充填絶縁膜および前記第２の絶縁膜とで層
間絶縁膜を形成する工程と、前記コンタクトパッドに達
するコンタクト孔を前記層間絶縁膜に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜が不純物を含有しない
シリコン酸化膜であり、前記充填絶縁膜がＢＰＳＧ膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記導電体材が不純物を含有するポリシ
リコン膜であることを特徴とする請求項１または請求項
２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板の表面上にゲート酸化膜を介
して複数のゲート電極を並行配置に形成し、前記複数の
ゲート電極の間の前記半導体基板の表面に拡散層を形成
する工程と、前記ゲート電極の上面と側面に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜を被覆し前記拡
散層に電気接続する導電体材を堆積させる工程と、前記
導電体材を完全に被覆する充填絶縁膜を形成する工程
と、前記充填絶縁膜上に導電性のマスク材を形成しさら
に前記導電性のマスク材の側壁にサイドウォールマスク
材を形成する工程と、前記導電性のマスク材とサイドウ
ォールマスク材とをエッチングマスクにした前記充填絶
縁膜のドライエッチングでパターニングし前記拡散層上
部に位置する領域にパターニングされた充填絶縁膜を形
成する工程と、前記パターニングされた充填絶縁膜をマ
スクにして前記導電体材をパターニングする工程と、前
記第１の絶縁膜および前記パターニングされた充填絶縁
膜を被覆する第２の絶縁膜を堆積させ表面を平坦化する
工程と、前記パターニングされた充填絶縁膜および前記
第２の絶縁膜で層間絶縁膜を形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１の絶縁膜が不純物を含有しない
シリコン酸化膜であり、前記充填絶縁膜および前記第２
の絶縁膜がＢＰＳＧ膜であることを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】 前記導電体材が不純物を含有するポリシ
リコン膜であることを特徴とする請求項４または請求項
５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167673A JP2914303B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167673A JP2914303B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012846A JPH1012846A (ja) | 1998-01-16 |
| JP2914303B2 true JP2914303B2 (ja) | 1999-06-28 |
Family
ID=15854104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167673A Expired - Lifetime JP2914303B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914303B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390999B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
-
1996
- 1996-06-27 JP JP8167673A patent/JP2914303B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012846A (ja) | 1998-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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