KR19980079696A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 접촉구멍의 형성시에, 자기정합법을 공정을 증가시킴이 없이 안정하게 실현하는 반도체장치 및 그 제조방법을 제공한다.
기판상에 영역 1과 영역 2를 가지며, 기판상의 영역 2에 형성된 도전층 1로 된 배선층과, 그 위에 형성된 절연막 1과, 영역 1 및 절연막 1상에 형성된 절연막 2와, 영역 1에서 기판 표면에 달하며 절연막 2에 형성된 지름 1을 갖는 접촉구멍 1과, 영역 2에서 절연막 1 표면에 달하며 절연막 2에 형성된 지름 1보다 큰 지름 2를 가진 접촉구멍 2와, 접촉구멍 1내에 메운 도전층 2로 된 플럭과, 접촉구멍 2내의 측벽에 형성된 도전층 2로 된 사이드 월과, 배선층에 달하며 접촉구멍 2의 아래에 위치한 절연막 1에 형성된 지름 2보다 작은 지름 3을 가진 접촉구멍 3을 갖는 반도체장치 또는 그 제조방법.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것이며, 특히 자기정합 접점을사용하는 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치의 고집적화 및 저가격화를 달성하기 위해서는 기본 구성요소인 반도체소자의 미세화를 진척시키지 않으면 안된다. 반도체소자의 미세화를 진척시키기 위해서는 접촉구멍 형성시의 배선간의 단락과 같은 폐해를 방지하는 위치맞춤 여유를 한없이 작게 할 필요가 있다.
종래로부터 미세한 접촉구멍을 형성하는 방법으로서, 셀프 얼라인드 접촉법(Self Aligned Contact : SAC)이라 불리우는 방법이 알려져 있다. 이 방법은, 예를 들어 일본국 특개소 58-115859호 공보에 개시되어 있다.
즉 MOS 트랜지스터의 게이트전극상에 제1 절연막을 형성한 상태에서 게이트전극의 패터닝을 실시한다. 이어서 소스·드레인 확산층을 형성후, 다시 제2 절연막을 전면에 형성하고, 이방성 에칭법을 사용하여 제2 절연막을 에칭하여 확산층을 노출시킨다.
이에 따라 제1 절연막을 포함한 게이트전극부의 측벽에 제2 절연막이 형성되기 때문에, 게이트전극의 주위를 제1, 제2의 절연막으로 완전히 절연할 수가 있으며, 또 제1, 제2 절연막상에 에칭특성이 다른 제3 절연막을 형성한 경우에도, 자기정합(셀프 얼라인드)적으로 확산층상에 접촉구멍을 형성하는 것이 가능해진다.
이와 같은 셀프 얼라인드 접촉법을 사용하여 접촉창을 형성하면, 하지의 도전층과 접촉구멍간의 위치맞춤 여유를 취하지 안아도 되기 때문에, 그 여유분만큼 셀을 미세하게 할 수가 있다.
다음에 DRAM(Dynamic Random Access Memory) 셀을 사용하는 개량된 셀프 얼라인드 접촉기술의 일례를 도 27과 도 28의 공정 단면도를 토대로 설명한다.
도 27과 도 28은 전형적인 메모리셀부를 워드선이 뻗는 방향으로 교차하는 방향에서 절단한 단면도이다. 이 도면을 토대로 비트선이나 축적전극과 MOS 트랜지스터의 소스·드레인 확산층간의 접촉구멍을 셀프 얼라인드 접촉기술을 사용해서 형성하는 방법에 대해 구체적으로 설명한다.
먼저 도 27a에 나타낸 바와 같이, LOCOS 산화막(112)으로 된 실리콘기판(111)의 활성영역상에 게이트 절연막(113)을 형성하고, 다시 그 위에 폴리실리콘층(114)과 텅스텐 실리사이드층(115)으로 된 폴리사이드 게이트전극을 형성한다. 게이트전극과 LOCOS 산화막을 마스크로 하여 소스·드레인 확산층(116)을 형성하고, 다음에 폴리사이드 게이트전극의 주위를 덮는 질화막(117)을 형성한다. 이 폴리사이드 게이트전극이 워드선에 해당한다.
이 공정까지는 상기한 셀프 얼라인드 접촉법과 같기 때문에, 상기한 특개소 58-11859호에 기재된 방법에 의해 실시하면 된다.
이어서 전면에 실리콘 산화막(118)을 형성한다. 이 산화막은 후공정을 용이하게 하기 위해서, CMP(Chemical Mechanical Polishing 화학기계 연마)법 등을 사용하여 평탄화해 둔다.
다음에 도 27b에 나타낸 바와 같이 평탄화된 산화막(118) 위에 레지스트를 도포하고, 통상의 포토리소그래피법을 사용하여 에칭의 마스크가 되는 레지스트층의 패터닝을 하여 레지스트 패턴(119)을 형성한다.
다음에 도 28a에 나타낸 바와 같이, 상기 레지스트 패턴을 마스크로 하여 산화막(118)을 에칭하여, 확산층(116)에 도달하는 접촉구멍(120)을 형성한다. 이 때, 에칭조건은 산화막과 실리콘 질화막의 선택비가 크게 되는 조건하에서 실시한다. 따라서 산화막의 에칭에 의해 질화막(117)이 노출하여도, 질화막은 거의 에칭되지 않는다. 질화막(117)에 의해 에칭이 자동 정지하고, 최초에 형성한 질화막에 의한 셀프 얼라인드 접촉구멍영역과 거의 동등한 영역이 접촉구멍으로서 형성된다.
이어서 레지스트 패턴을 주지의 기술로 제거한다.
다음에 도 28b에 나타낸 바와 같이 접촉구멍내에 도전층(121)을 형성한다.
이상과 같은 방법으로 형성한 접촉구멍은 레지스트 패턴(119)의 위치가 어긋나서 게이트전극의 상부나 근방이 개구되었다 하드라도, 도전층(121)과 폴리사이드전극간의 단락이 생기지 않으므로, 접촉구멍은 폴리사이드전극에 대해 위치맞춤 여유를 취할 필요 없다.
즉 본 기술에 의하면, 층간 절연막이 되는 산화막(118)을 평탄화하고, 또한 접촉구멍을 셀프 얼라인으로 형성할 수가 있다.
그런데 고집적화된 반도체장치에서는 미세화를 위해 다층공정이 사용되기 때문에, 이와 같은 종래의 셀프 얼라인드 접촉법은 하기와 같은 문제점이 있다.
예를 들어 메모리셀부와 주변회로부에 동일 층으로 된 배선층을 동시에 형성한다거나, 동일 공정에서 상이한 층의 도전층에 동시에 접촉구멍을 형성함으로써, 공정수를 감소시켜야 할 필요성이 크다.
다음에 도 29a-c와 도 30a∼c를 사용하여 종래의 기술상 문제점을 하기에 설명한다.
우선 도 29a∼c를 사용하여 제1예를 설명한다.
도 29a에 나타낸 바와 같이 실리콘기판(111)상에 게이트 절연막(113)을 형성하고, 또한 메모리셀부에는 폴리실리콘과 텅스텐 실리사이드로 된 폴리사이드 게이트전극(115), 주변회로부에는 폴리사이드 게이트전극과 같은 구성을 갖는 제1 배선층(115a)을 형성한다.
그리고 폴리사이드 게이트전극(115)과 제1 배선층(115a)상에는 다 같이 질화막(117a)이 형성되어 있다. 또한 적어도 폴리사이드 게이트전극(115)을 마스크로 하여 실리콘기판(111)에 불순물을 도입하여, 소스·드레인 확산층(도시하지 않음)을 형성한다.
다음에 도 29b에 나타낸 바와 같이, 질화막으로 된 사이드 월을 폴리사이드 게이트전극(115) 및 제1 배선층(115a)의 측벽에 형성함으로써, 폴리사이드 게이트전극(115) 및 제1 배선층(115a)의 주위를 덮는 질화막(117)을 형성한다. 이 폴리사이드 게이트전극은 워드선에 해당한다.
이어서 전면에 실리콘 산화막(118)을 형성한다. 이 실리콘 산화막은 후공정을 용이하게 하기 위해, CMP법 등을 사용하여 평탄화한다.
다음에 도 29c에 나타낸 바와 같이, 평탄화된 실리콘 산화막(118) 위에 레지스트를 도포하고, 통상의 포토리소그래피법을 사용하여 레지스트 패턴(119)을 형성한다.
그리고 레지스트 패턴(119)을 마스크로 하여 실리콘 산화막(118)을 에칭하고, 소스·드레인 확산층(도시하지 않음)에 도달하는 접촉구멍(120a)과, 제1 배선층(115a)상의 질화막(117)에 도달하는 접촉구멍(120b)을 형성한다. 이 때, 에칭조건은 실리콘 산화막과 질화막의 선택비가 크게 되는 조건에서 실시한다.
여기까지는 종래기술을 이용한 자기정합 접점에 대한 설명이지만, 제1 배선층(115a)상에서는 질화막(117)이 거의 에칭되지 않기 때문에, 소스·드레인 확산층으로의 접촉구멍과 제1 배선층으로의 접촉구멍을 동시에 형성할 수는 없었다.
따라서 소스·드레인 확산층으로의 접촉구멍내 및 제1 배선층으로의 접촉구멍내에 동일한 배선층을 전기적으로 접속하기 위해서는, 제1 배선층(115a)상의 질화막(117)을 에칭하기 위해 다시 포토리소그래피법을 사용하여야 하므로, 수율이 저하하는 문제점이 있었다.
또 도 30a∼c를 사용하여 제2예를 설명한다.
도 30a에 나타낸 바와 같이, 실리콘기판(111)상에 게이트 절연막(113)을 형성하고, 또한 메모리셀부에는 폴리실리콘과 텅스텐 실리사이드로 된 폴리사이드 게이트전극(115), 주변회로부에는 폴리사이드 게이트전극과 같은 구성을 갖는 제1 배선층(115a)을 형성한다. 또한 적어도 폴리사이드 게이트전극(115)을 마스크로 하여 실리콘기판(111)에 불순물을 도입하여, 소스·드레인 확산층(도시하지 않음)을 형성한다. 그리고 폴리사이드 게이트전극(115)과 제1 배선층(115a)은 다 같이 산화막(127)으로 덮혀 있다. 이 폴리사이드 게이트전극은 워드선에 해당한다.
다음에 도 30b에 나타낸 바와 같이, 전면에 실리콘 산화막(137)과 질화막(147)을 순차적으로 형성한다. 그리고 전면에 실리콘 산화막(118)을 형성한다. 이 산화막은 후공정을 용이하게 하기 위해, CMP법 등을 사용하여 평탄화해 둔다.
다음에 도 30c에 나타낸 바와 같이, 패터닝된 레지스트 마스크(도시하지 않음)를 마스크로 하여 산화막(118)을 에칭하고, 소스·드레인 확산층(도시하지 않음)에 도달하는 접촉구멍(120a)과, 제1 배선층(115a)상의 실리콘 산화막(127)에 도달하는 접촉구멍(120b)을 형성한다.
이 때, 접촉구멍의 에칭을, 제1단계에서는 질화막과 선택비가 큰 조건에서 실리콘 산화막(118)을 에칭하고, 제2단계에서는 실리콘 산화막과 선택비가 큰 조건에서 질화막(147)을 에칭하고, 제3단계에서는 실리콘 산화막(137)을 에칭한다. 이 방법에 의해, 폴리사이드 게이트전극(115)에 대해 자기정합적으로 접촉구멍(120a)을 형성할 수가 있다.
여기까지는 종래기술을 사용한 자기정합 접점에 대한 설명이지만, 이 제2예에서도 상기 제1예에서 설명한 바와 같은 문제점이 생긴다.
즉 제1 배선층(115a)상에서는 산화막(127)이 거의 에칭되지 않기 때문에, 소스·드레인 확산층으로의 접촉구멍과 제1 배선층으로의 접촉구멍을 동시에 형성할 수가 없다.
즉 상기 제1예 및 제2예에 개시한 2개의 자기정합 접점의 형성법에서는, 폴리사이드 게이트전극상에 질화막을 사용한 것을 특징으로 하고 있으며, 이 질화막이 실리콘 산화막 에칭시의 스토퍼가 됨을 이용하여 자기정합적으로 접촉구멍을 형성하고 있다.
따라서 상기에서 설명한 종래와 같은 접촉구멍의 에칭방법에서는, 기판으로의 접촉구멍내 및 제1 배선층으로의 접촉구멍내에 동일한 배선층을 전기적으로 접속하기 위해서는, 제1 배선층으로의 접촉구멍의 형성은 기판으로의 접촉구멍의 형성과는 별도의 포토리소그래피법을 사용할 필요가 있으므로, 공정이 증가하는 문제를 야기한다.
반도체장치의 제조에서는 프로세스의 경비절감이 중요과제이며, 특히 1회의 패터닝공정을 절감한다는 것은 레지스트 도포, 노광, 현상과 같은 일련의 공정을 모두 절감할 수 있기 때문에, 극히 중요한 과제이다.
본 발명은 접촉구멍의 형성시에, 자기정합 접촉법을 공정을 증가시킴이 없이 안정하게 실현하는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1∼제8 실시예에서의 반도체장치의 메모리셀부(a) 및 주변회로부(b)의 평면도.
도 2는 본 발명의 제1 실시예를 설명하는 반도체장치의 공정 단면도(1).
도 3은 본 발명의 제1 실시예를 설명하는 반도체장치의 공정 단면도(2).
도 4는 본 발명의 제1 실시예를 설명하는 반도체장치의 공정 단면도(3).
도 5는 본 발명의 제2 실시예에서의 반도체장치의 단면도.
도 6은 본 발명의 제3 실시예를 설명하는 반도체장치의 공정 단면도(1).
도 7은 본 발명의 제3 실시예를 설명하는 반도체장치의 공정 단면도(2).
도 8은 본 발명의 제3 실시예를 설명하는 반도체장치의 공정 단면도(3).
도 9는 본 발명의 제4 실시예에서의 반도체장치의 단면도.
도 10은 본 발명의 제5 실시예를 설명하는 반도체장치의 공정 단면도(1).
도 11은 본 발명의 제5 실시예를 설명하는 반도체장치의 공정 단면도(2).
도 12는 본 발명의 제5 실시예를 설명하는 반도체장치의 공정 단면도(3).
도 13은 본 발명의 제6 실시예를 설명하는 반도체장치의 공정 단면도(1).
도 14는 본 발명의 제6 실시예를 설명하는 반도체장치의 공정 단면도(2).
도 15는 본 발명의 제6 실시예를 설명하는 반도체장치의 공정 단면도(3).
도 16은 본 발명의 제7 실시예를 설명하는 반도체장치의 공정 단면도(1).
도 17은 본 발명의 제7 실시예를 설명하는 반도체장치의 공정 단면도(2).
도 18은 본 발명의 제7 실시예를 설명하는 반도체장치의 공정 단면도(3).
도 19는 본 발명의 제8 실시예를 설명하는 반도체장치의 공정 단면도(1).
도 20은 본 발명의 제8 실시예를 설명하는 반도체장치의 공정 단면도(2).
도 21은 본 발명의 제8 실시예를 설명하는 반도체장치의 공정 단면도(3).
도 22는 본 발명의 제9∼제12 실시예에서의 반도체장치의 메모리셀부(a) 및 주변회로부(b)의 평면도.
도 23은 본 발명의 제9 실시예를 설명하는 공정 단면도.
도 24는 본 발명의 제10 실시예를 설명하는 공정 단면도.
도 25는 본 발명의 제11 실시예를 설명하는 공정 단면도.
도 26은 본 발명의 제12 실시예를 설명하는 공정 단면도.
도 27은 종래 예에서의 반도체장치의 공정 단면도(1).
도 28은 종래 예에서의 반도체장치의 공정 단면도(2).
도 29는 종래의 문제점을 설명하는 반도체장치의 공정 단면도(1).
도 30은 종래의 문제점을 설명하는 반도체장치의 공정 단면도(2).
도 31은 본 발명의 제13 실시예를 설명하는 공정 단면도.
도 32는 본 발명의 제14 실시예를 설명하는 공정 단면도.
도 33은 본 발명의 제15 실시예를 설명하는 공정 단면도.
상기 과제는 하기에 개시하는 반도체장치에 의해 해결된다.
즉 반도체 기판상에 제1 영역과 제2 영역을 갖는 반도체장치에 있어서, 상기 기판상의 상기 제2 영역에 형성된 제1 도전층으로 된 제1 배선층과, 상기 제1 배선층을 덮고 형성된 제1 절연막과, 상기 제1 절연막을 덮고 반도체 기판상에 형성된 제2 절연막과, 상기 제1 영역에서 상기 제2 절연막을 관통하여 상기 기판 표면에 달하며 제1 지름을 갖는 제1 접촉구멍과, 상기 제2 영역에서 제2 절연막을 관통하여 상기 제1 절연막 표면에 달하며 상기 제1 지름보다 큰 제2 지름을 갖는 제2 접촉구멍과, 상기 제1 접촉구멍내에 메운 제2 도전층으로 된 제1 도전성 플럭과, 상기 제2 접촉구멍내의 측벽상에 형성되며 상기 제2 도전층으로 된 도전성 사이드 월과, 상기 제2 접촉구멍 아래에 위치한 상기 제1 절연막을 관통하여 상기 제1 배선층에 달하며 상기 제2 지름보다 작은 제3 지름을 갖는 제3 접촉구멍에 의해 해결된다.
또 하기에 개시한 반도체장치의 제조방법에 의해 해결된다.
즉 반도체 기판상에 제1 영역과 제2 영역을 갖는 반도체장치의 제조방법에 있어서, 상기 기판상에 제1 도전층과 제1 절연막을 순차적으로 적층하는 적층공정과, 상기 제1 절연막과 상기 제1 도전층을 패터닝하여 상기 제2 영역에 제1 배선층을 형성하는 제1 배선층 형성공정과, 상기 제1 배선층을 덮고 상기 기판상에 제2 절연막을 형성하는 제2 절연막 형성공정과, 상기 제2 절연막을 선택적으로 에칭하여 상기 기판 표면을 노출하며, 제1 지름을 갖는 제1 접촉구멍을 상기 제2 영역에, 상기 제1 절연막을 노출하며, 상기 제1 지름보다 큰 제2 지름을 갖는 제2 접촉구멍을 상기 제2 영역에 형성하는 제1, 제2 접촉구멍 형성공정과, 상기 제1 접촉구멍내를 충전하는 제2 도전층으로 된 제1 도전성 플럭과, 상기 제2 접촉구멍내의 측벽상에 상기 제1 절연막의 일부를 노출하고 상기 제2 도전층으로 된 도전성 사이드 월을 형성하는 플럭·사이드 월 형성공정과, 이어서 상기 제2 절연막과, 상기 제1 도전성 플럭과, 상기 도전성 사이드 월을 마스크로 하여 상기 노출한 제1 절연막의 일부를 에칭하고 상기 제1 배선층을 노출하는 제3 접촉구멍을 형성하는 제3 접촉구멍 형성공정을 갖는 반도체장치의 제조방법에 의해 해결된다.
기판에 달하며 제1 지름을 갖는 제1 접촉구멍과, 배선층상에 형성된 절연막에 달하며 제1 지름보다 큰 제2 지름을 갖는 제2 접촉구멍을 형성하여, 이 구멍 지름의 차이에 의해 제1 접촉구멍에는 플럭을 형성하고, 제2 접촉구멍 측벽에는 사이드 월을 형성한다.
이 플럭과 사이드 월을 마스크로 하여 사이드 월내에 노출하고 있는 절연막을 에칭함으로써, 절연막을 에칭하기 위한 포토 마스크를 특히 필요로 하지 않고, 자기정합적으로 절연막을 에칭하여 배선층에 달하는 접촉구멍을 형성할 수가 있다.
[실시예]
이하, 도면을 참조하면서 본 발명의 실시예에 대해 DRAM을 일례로 하여 구체적으로 설명한다.
[제1 실시예]
본 발명의 제1 실시예를 도 1∼도 4에 나타냈다.
도 1은 본 실시예에서의 메모리셀부 MC 및 주변회로부 PC의 평면도이다.
도 2∼도 4는 본 발명의 제1 실시예를 설명하는 반도체장치의 공정 단면도이며, 도면의 좌측이 메모리셀부이고, 우측이 주변회로부이다. 이들 공정 단면도는 도 1의 평면도에 대응하는 단면도이며, 도 1의 A-A'단면을 나타낸다.
도면 중의 1은 p형 실리콘기판, 3은 게이트 산화막, 5(5a)는 게이트전극(워드선이 되는 제1 배선층), 7은 SiN막, 9는 BPSG막, 11a, 11b는 접촉구멍, 13은 플럭, 15는 사이드 월, 17은 비트선(제3 배선층)을 나타낸다.
이하, 도면을 참조하여 제1 실시예의 반도체장치의 제조방법에 대해 설명한다.
도 2a 참조. p형 실리콘기판(1)상에 공지의 기술을 이용하여 LOCOS 분리(선택 산화)를 실시하여, 두께 250nm의 필드 SiO2막(도시하지 않음)을 형성한다.
이어서 열산화에 의해 두께 5∼8nm의 게이트 산화막이 되는 SiO2막(3)을, 필드 SiO2막(3)으로 된 소자 형성영역에 형성한다.
이어서 CVD법에 의해 전면에 고농도로 n형 또는 p형의 불순물을 함유한 두께 50nm의 도프트 실리콘층, 두께 100∼120nm의 WSi층, 두께 80∼100nm의 SiN막을 순차적으로 형성한다. 또한 도프트 실리콘층은 다결정 실리콘, 아모르퍼스 실리콘 중의 어느 것이든 사용할 수가 있다.
이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 SiN막을 예컨대 F계로, WSi와 도프트 실리콘층을 예컨대 Cl계로 각각 선택적으로 제거하고, 메모리셀부에 게이트전극(5)(제2 배선층), 주변회로부에 제1 배선층(5a)을 각각 형성한다. 게이트전극은 워드선이 된다.
이어서 게이트전극(5)을 마스크로 하여 P(인)이온을 실리콘기판(1) 중에 주입하여, n-형 불순물 확산층(도시하지 않음)을 형성한다. 또한 n-형 불순물 확산층은 셀부에서는 전송 트랜지스터의 소스, 드레인이 되고, 주변회로부에서는 n채널 트랜지스터의 LDD용 확산층이 된다(도시하지 않음).
이어서 감압 CVD법에 의해 전면에 두께 50∼100nm, 바람직하기는 80nm의 SiN막을 형성하고, 이방성 에칭에 의해 SiN막으로 된 사이드 월을 형성함으로써, 게이트전극(5)을 덮는 SiN막(7)을 형성한다. SiN막(7)은 나중에 형성하는 BPSG막(9)을 제거할 때의 스토퍼막이 된다.
이어서 평탄화막으로서 전면에 두께 300∼400nm의 BPSG막(9)을 형성하고, 질소 분위기 중에서 800℃ 정도의 열처리에 의해 BPSG막(9)을 리플로(reflow)한다. 또한 완전히 평탄화하기 위하여 CMP(Chemical Mechanical Polishing)법에 의해 표면을 연마하여 평탄화하는 것이 바람직하다.
또 BPSG막 대신에, 혹은 그것과 같이 PSG, SOG, 절연성 수지 등을 사용할 수도 있다.
도 2b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해 BPSG막(9)을 선택적으로 에칭하여, 셀프 얼라인드 콘택드(SAC)에 의한 기판으로의 접촉구멍(11a)을 게이트전극간에, 제1 배선층으로의 접촉구멍(11b)을 주변회로부에 형성한다. 이 때, 접촉구멍(11a)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11b)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다.
이 단계에서 기판으로의 접촉구멍(11a)은 게이트전극(5)에 대해 자기정합적으로 형성되어 접촉구멍이 기판까지 도달하지만, 제1 배선층으로의 접촉구멍(11b)은 SiN막(7)상에서 멈춘다.
또한 접촉구멍(11b)은 상기한 바와 같이 SiN막(7)상에 개구된 것이며, 또 전기적으로 접속하는 접촉을 취하는 것은 아니다. 그러나 나중에 이 SiN막(7)을 자기정합적으로 에칭하여 접촉구멍(11c)을 형성할 때에, 전기적으로 접촉을 취하는 구멍으로서 사용되게 되므로, 편의상 여기서는 접촉구멍(11b)이라 한다.
도 3c 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 따라 도프트 실리콘층은 좁은 접촉구멍(11a)은 메우나, 제1 배선층으로의 넓은 접촉구멍(11b)은 메우지 않는다. 환언하면, 도프트 실리콘층의 두께를 상기한 바와 같이 접촉구멍(11a)은 메우고, 접촉구멍(11b)은 메우지 않을 정도의 값으로 한다. 접촉구멍(11a)내에 노출하여 있던 기판 표면은 완전히 도프트 실리콘층으로 덮힌다.
이어서 이방성 에칭에 의해 평탄부상의 도프트 실리콘층을 제거하여, 기판으로의 접촉구멍(11a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(11b)에는 사이드 월(15)을 형성한다.
또한 도프트 실리콘층을 사용하는 대신에 W, TiN 등의 다른 도전층 혹은 금속을 사용하여, 플럭(13), 사이드 월(15)을 형성할 수도 있다.
도 d 참조. BPSG막(9), 플럭(13) 및 사이드 월(15)을 마스크로 하고 CF4등의 반응 가스를 사용하여, 제1 배선층(5a)상의 SiN막(7)을 드라이 에칭해서 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
도 4e 참조. 감압 CVD법에 의해 전면에 두께 30nm의 도프트 실리콘층, 두께 70nm의 WSi층을 순차적으로 형성한다. 이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 각각의 층을 선택적으로 제거하여 제3 배선층이 되는 비트선(17)을 형성한다.
그 후에 층간 절연막, 캐퍼시터, 배선층 등의 형성공정을 거침으로써, DRAM이 제조된다.
본 실시예에서는 실리콘기판(1)으로의 접촉구멍(11a)과, 제1 배선층(5a)으로의 접촉구멍(11b)을 형성하고, 이 양자의 접촉구멍 지름을 다르게 함으로써 접촉구멍(11a)내에는 플럭(13)을 형성하고, 접촉구멍(11b)에는 사이드 월(15)을 형성하고 있다. 또한 사이드 월(15)에 대한 자기정합에 의해 접촉구멍(11b)내에 접촉구멍(11c)을 형성함으로써, 1개의 포토마스크에 의해 실리콘기판으로의 접촉구멍과 제1 배선층으로의 접촉구멍을 동시에 형성할 수가 있다.
따라서 주변회로부의 제1 배선층에 접속하는 접촉구멍을 형성할 때에, 그 이상의 포토리소그래피공정을 필요로 하지 않고 SAC에 의한 미세화를 달성할 수가 있다.
[제2 실시예]
제1 실시예에서는 메모리셀부로의 기판 접점과 제1 배선층에 달하는 접점을 1개의 마스크를 사용하여 형성한 후, 제1 배선층으로의 접촉구멍내에 제3 배선층을 형성한 경우를 개시하였으나, 제1 배선층으로의 접촉구멍내에 형성하는 것은 배선층에 한정되는 것은 아니고, 플럭을 메울 수도 있다.
이하, 제2 실시예에 대해 도면을 참조하면서 구체적으로 설명한다. 제2 실시예는 도 5에 나타나 있다. 도 1∼도 4와 대응하는 공정에 대해서는 그 설명을 생략하고, 도면 중의 동일 부호는 동일한 것을 나타낸다.
도 5는 본 실시예를 설명하는 반도체장치의 단면도이며, 도 1의 A-A'단면에 대응하고 있다.
도 5 참조. p형 실리콘기판(1)상에 도 2∼도 3에서 설명한 것과 마찬가지 기술을 이용하여 게이트 산화막(3), 게이트전극(5)(제2 배선층이 되는 워드선), 제1 배선층(5a), SiN막(7), BPSG막(9), 접촉구멍(11a, 11b), 제1 플럭(13), 사이드 월(15)을 각각 형성한다.
단 접촉구멍(11a)의 구멍 지름을 0.15μm, 접촉구멍(11b)의 구멍 지름을 0.30μm, 플럭(13) 및 사이드 월(15)을 형성하기 위한 도프트 실리콘막 두께를 100nm로 한다.
이어서 도 3d에 나타낸 바와 같이 SiN막(7)을 자기정합에 의해 에칭하면, 제1 배선층으로의 접촉구멍(11c)의 구멍 지름이 약 0.14μm가 된다. 단 이 접촉구멍(11c)의 구멍 지름은 사이드 월을 형성하는 도프트 실리콘의 커버리지, 및 도프트 실리콘의 에칭조건에 따라 변하는 값이다.
즉 통상 0.30μm의 구멍 측벽에 100nm의 막을 형성하고 이방성 에칭을 실시하면, 측벽에는 100nm의 사이드 월이 형성되는 것으로 생각되나, 실제로는 측벽부의 커버리지가 좋지 않으면, 에칭조건에 오버 에칭이 가미되는 것 등으로 인해 80nm의 막 두께가 되고 만다.
따라서 상기한 바와 같이 접촉구멍(11c)의 구멍 지름은 사이드 월(15)의 두께가 80nm가 되기 때문에, 약 0.14μm로 된다.
그 후에 두께 70∼100nm의 도프트 실리콘층을 형성하고 CMP 또는 에치 백을 실시함으로써, 제1 배선층에 달하는 접촉구멍(11c)내에도 제2 플럭(16)을 형성할 수가 있다.
이 제2 플럭의 재료로는 TiN, W막 등을 단층으로 또는 이것들을 조합하여 사용할 수도 있다.
본 실시예에 의하면, 기판으로의 접촉구멍과 제1 배선층으로의 접촉구멍을 1개의 마스크를 사용하여 형성하고, 또한 제1 배선층으로의 접촉구멍(11b)의 구멍 지름을 작게 하거나, 제2 플럭을 형성하는 도전층의 두께를 두껍게 함으로써, 제1 배선층에 달하는 접촉구멍내에 제2 플럭을 형성할 수가 있다.
따라서 그 후에 형성하는 제2 배선층은 항상 평탄한 면 위에 형성하게 되어, 단차부에서의 배선의 단선을 방지하고, 포토리소그래피의 정밀도를 높게 하여, 배선의 신뢰성을 높게 유지할 수가 있다.
또 제1 플럭을 형성하는 도전층과 제2 플럭을 형성하는 도전층을 상이한 재료의 도전층을 사용하여 메울 수도 있으므로, 프로세스 설계의 자유도를 크게 할 수도 있다.
[제3 실시예]
다음에 제3 실시예에 대해 도면을 참조하면서 설명한다.
제1 실시예에서는 BPSG막(9), 플럭(13), 사이드 월(15)을 마스크로 하여 제1 배선층상의 SiN막(7)을 에칭해서 제1 배선층에 달하는 접촉구멍(11c)을 형성하였으나, BPSG막, 플럭 및 사이드 월과 SiN막과의 에칭 선택비를 취하기가 어려울 경우에는, BPSG막을 상당히 오버 에칭하고 말아서 소망하는 막 두께의 BPSG막을 얻을 수 없을 가능성이 있다.
따라서 본 실시예에서는 제1 배선층에 달하는 접촉구멍(11c)을 형성할 때의 SiN막의 에칭을 용이하게 하는 반도체장치 및 그 제조방법을 제공한다.
도 6∼도 8은 제3 실시예에서의 반도체장치의 공정 단면도를 나타낸 것이며, 제1 실시예에서 설명한 평면도, 도 1의 A-A'단면에 대응하는 것이다. 도면 중의 10은 도프트 실리콘층을 나타내며, 기타의 부호는 제1 실시예에서 설명한 도 2∼도 4의 부호와 동일한 것을 나타낸다.
도 6a 참조. 도 2a의 공정 후, 감압 CVD법에 의해 두께 30∼70nm의 도프트 실리콘층(10)을 형성한다.
도 6b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해 도프트 실리콘층(10) 및 BPSG막(9)을 선택적으로 에칭하여, SAC에 의한 기판으로의 접촉구멍(11a)과 제1 배선층으로의 접촉구멍(11b)을 형성한다. 이 때, 접촉구멍(11a)의 구멍 지름을 0.15μm 정도로 하였을 경우에, 접촉구멍(11b)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다.
이 단계에서 기판으로의 접촉구멍(11a)은 게이트전극(5)에 대해 자기정합적으로 형성되어, 접촉구멍이 기판까지 도달하나, 제1 배선층으로의 접촉구멍(11b)은 SiN막(7)상에서 멈춘다.
도 7c 참조. 제1 실시예의 도 3c에서 설명한 방법과 마찬가지 방법을 사용하여, 플럭(13) 및 사이드 월(15)을 형성한다. SiN막(7)이 노출하고 있는 영역 이외는 플럭(13) 및 사이드 월(15)로 덮힌다.
도 7d 참조. 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여 제1 배선층상의 SiN막(7)을 에칭 제거하고, 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
이 때의 에칭으로서 CF4가스와 Ar 가스의 혼합 가스를 사용한 드라이 에칭을 실시하면, Si와 SiN과의 선택비를 충분히 확보할 수 있기 때문에, 층간 절연막인 BPSG막(9)의 막 감소를 완전히 방지할 수가 있다.
도 8e 참조. 감압 CVD법에 의해 전면에 두께 30nm의 도프트 실리콘층, 두께 70nm의 WSi층을 순차적으로 형성한다. 이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해, 각각의 층을 선택적으로 제거하여 제3 배선층이 되는 비트선(17)을 형성한다. 또한 이 때에 비트선(17) 아래에 있는 도프트 실리콘층(10)도 동시에 패터닝한다.
그 후에 층간 절연막, 커패시터, 배선층 등의 공정을 거침으로써 DRAM을 제조한다.
본 실시예에 의하면 BPSG막(9)상에 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)이 되는 도프트 실리콘층을 형성하고 있으므로, 제1 배선층(5a)에 달하는 접촉구멍(11c)을 형성하는 에칭을 할 때는, 도프트 실리콘과 SiN과의 선택비만 생각하면 되어 용이하게 에칭을 실시할 수가 있다. 또한 도프트 실리콘층(10)에 한정되지 않고, 플럭(13) 및 사이드 월(15)과 에칭특성이 실질적으로 같고, SiN과 에칭특성이 다른 기타 재료의 층을 형성하여도 좋다.
[제4 실시예]
다음에 제4 실시예에 대해 도면을 참조하면서 설명한다.
제3 실시예에서는 제1 배선층에 달하는 접촉구멍(11c)을 형성하는 SiN막(7)의 제거를 용이하게 하는 반도체장치의 제조에 대해 설명하였으나, 제1 배선층상에 제3 배선층(비트선)을 형성할 경우에, 제1 배선층 상방에서 단차가 생겨서 다층배선으로 한 경우 평탄화가 불충분해질 가능성이 있다.
본 실시예에 의하면, 제1 배선층으로의 접촉구멍(11b, 11c)의 크기 및 제3 배선층의 두께를 고려하여 반도체장치를 제조하기 때문에, 평탄화가 뛰어난 반도체장치를 제공할 수가 있다.
본 발명의 제4 실시예에 대해 도 9를 참조하면서 구체적으로 설명한다.
도 9는 제4 실시예에서의 반도체장치의 단면도를 나타낸 것이며, 도 6∼도 8을 사용하여 설명한 제3 실시예에 개시한 반도체장치를 개량한 것이다. 도면 중에서 도 6∼도 8에서 설명한 부호와 동일한 부호는 동일한 것을 나타낸다.
본 실시예에서는, 기판으로의 접촉구멍(11a)의 구멍 지름을 0.15μm, 제1 배선층으로의 접촉구멍(11b)의 구멍 지름을 0.30μm, 플럭(13) 및 사이드 월(15)을 형성하기 위한 도프트 실리콘층의 막 두께를 100nm로 한다. 제1 배선층에 달하는 접촉구멍(11c)의 구멍 지름은 약 0.14μm로 된다.
따라서 제3 배선층(17a)으로서 막 두께 70nm이상의 도전층을 형성하면, 접촉구멍(11c)내를 완전히 메울 수가 있다. 도전층을 패터닝하여 제3 배선층을 형성한 후의 평탄성을 향상시킬 수가 있다. 제3 배선층은, 예를 들어 도프트 실리콘층과 WSi층의 적층이나, Ti층, TiN층, W층 등의 도전층 및 이것들의 조합으로부터 적당히 선택할 수가 있다.
[제5 실시예]
다음에 제5 실시예에 대해 도면을 참조하면서 설명한다.
제3, 제4 실시예에서는 층간 절연막인 BPSG막(9)상에 도프트 실리콘층(10)과 비트선(17)을 형성하였으나, 제1, 제2 실시예에 비해 도프트 실리콘층(10)의 두께만큼 비트선의 높이가 높아지고 말아서 후공정에서의 단차가 커지므로, 리소그래피가 어려워질 가능성이 있다.
본 실시예에 의하면, 제3, 제4 실시예에서 설명한 폴리실리콘을 그대로 비트선으로서 사용하므로, 비트선의 높이를 억제할 수가 있다.
본 발명의 제5 실시예에 대해 도 10∼도 12를 참조하면서 구체적으로 설명한다.
도 10∼도 12는 제5 실시예에서의 반도체장치의 공정 단면도를 나타낸 것이며, 도 6∼도 8을 사용하여 설명한 제3 실시예에 나타낸 반도체장치를 개량한 것이다. 도면 중에서 도 6∼도 8에서 설명한 부호와 동일한 부호는 동일한 것을 나타낸다.
도 10a 참조. 도 2a의 공정후에 감압 CVD법에 의해 두께 50∼100nm의 TiN층(10a)을 형성한다. 또한 TiN 대신에 도프트 실리콘이나 W 등을 사용하여도 좋다.
도 10b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해 TiN층(10a) 및 BPSG막(9)을 선택적으로 에칭하여, SAC에 의한 기판으로의 접촉구멍(11a)과 제1 배선층으로의 접촉구멍(11b)을 형성한다. 이 때, 접촉구멍(11a)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11b)의 구멍 지름을 0.30μm 정도로 하는 것이 바람직하다.
이 단계에서 기판으로의 접촉구멍(11a)은 게이트전극(5)에 대해 자기정합적으로 형성되고 접촉구멍이 기판까지 도달하지만, 제1 배선층으로의 접촉구멍(11b)은 SiN막(7)상에서 멈춘다.
도 11c 참조. 제1 실시예의 도 3c에서 설명한 방법과 마찬가지 방법을 사용하여 플럭(13) 및 사이드 월(15)을 형성한다.
도 11d 참조. TiN층(10a), 플럭(13) 및 사이드 월(15)을 마스크로 하여 CF4가스, CHF3가스 및 Ar 가스의 혼합 가스에 의해 제1 배선층상의 SiN막(7)을 드라이 에칭하여 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
또한 플럭(13) 및 사이드 월(15)의 도전재료를 TiN으로 함으로써, 상기 에칭은 TiN층과 SiN층과의 선택비를 취하면 되어 용이하게 에칭을 실시할 수가 있다.
도 12e 참조. 그 후에 두께 70∼100nm의 TiN을 형성하고, CMP 또는 에치 백을 실시함으로써, 제1 배선층에 달하는 접촉구멍(11c)내에도 제2 플럭(16a)을 형성할 수가 있다. 또 이 제2 플럭(16a)은 제1 배선층과 제3 배선층(비트선)을 접속하는 기능을 갖는다.
이어서 TiN층(10a)을 패터닝된 레지스트 마스크(도시하지 않음)에 의해 선택적으로 에칭함으로써, 비트선을 형성한다.
본 실시예에 의하면, 제1 배선층에 달하는 접촉구멍(11c)을 형성하기 위하여, SiN막(7)을 에칭할 때의 스토퍼와 비트선을 TiN층(10)에 의해 겸용시킴으로써, 장치의 높이를 전체적으로 낮게 할 수가 있고, 다음 공정에서 또 다시 기판으로의 접촉구멍을 형성할 경우에도, 리소그래피를 용이하게 할 수가 있다.
[제6 실시예]
제1∼제5 실시예에서는 게이트전극(5(5a))(제2 배선층)의 상면 및 측벽에만 SiN막을 사용한 경우의 셀프 얼라인드 접점에 대해 설명하였으나, 본 발명은 이것에 한정되는 것은 아니며, 전면에 SiN막을 형성한 경우의 셀프 얼라인드 접점에도 적용할 수가 있다.
이하, 본 발명의 제6 실시예에 대해 도 13∼도 15를 참조하여 구체적으로 설명한다. 도면 중에서 도 2∼도 12에서 설명한 부호와 동일한 부호는 동일한 것을 나타낸다.
도 13∼도 15는 본 실시예에 의한 반도체장치의 제조방법을 설명하는 공정 단면도이며, 도면의 좌측이 메모리셀부이고, 우측이 주변회로부이다. 이들 공정 단면도는 도 1의 평면도에 대응하는 단면도이며, 도 1의 A-A'단면을 나타내고 있다.
이하, 도면을 참조하여 제6 실시예의 반도체장치의 제조방법에 대해 설명한다.
도 13a 참조. p형 실리콘기판(1)상에 공지의 기술을 이용하여 LOCOS 분리(선택 산화)를 실시하여, 두께 250nm의 필드 SiO2막(도시하지 않음)을 형성한다.
이어서 열산화에 의해 두께 5∼8nm의 게이트 산화막이 되는 SiO2막(3)을 필드 SiO2막으로 된 소자 형성영역에 형성한다.
이어서 CVD법에 의해 전면에 고농도로 n형 또는 p형의 불순물을 함유한 두께 50nm의 도프트 실리콘층, 두께 100∼120nm의 WSi, 두께 50nm의 SiO2막을 순차적으로 형성한다. 또한 도프트 실리콘층은 다결정 실리콘, 아모르퍼스 실리콘 중의 어느 것이든 사용할 수가 있다.
이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 SiO2막을 예컨대 F계로, WSi와 도프트 실리콘층을 예컨대 Cl계로 각각 선택적으로 제거하고, 메모리셀부에 게이트전극(5), 주변회로부에 제1 배선층(5a), 게이트전극 및 제1 배선층상에 SiO2막(7b)을 각각 형성한다. 그리고 게이트전극은 워드선이 된다.
이어서 게이트전극(5)을 마스크로 하여 P(인)이온을 실리콘기판(1) 중에 주입하여 n-형 불술물 확산층(도시하지 않음)을 형성한다. 또한 n-형 불술물 확산층은 메모리셀부에서는 전송 트랜지스터의 소스, 드레인이 되고, 주변회로부에서는 n채널 트랜지스터의 LDD용 확산층이 된다(도시하지 않음).
도 13b 참조. 감압 CVD법에 의해 전면에 두께 30∼60nm, 바람직하기는 50nm의 SiO2막을 형성하고, 이방성 에칭에 의해 SiO2막으로 된 사이드 월을 형성함으로써, 게이트전극(5)을 덮는 SiO2막(7c)을 형성한다.
이어서 감압 CVD법에 의해 전면에 두께 10∼20nm의 SiO2막(27) 및 두께 30∼70nm의 SiN막(37)을 각각 적층한다.
도 14c 참조. 평탄화막으로서 전면에 두께 200∼400nm의 BPSG막(9)을 형성하고, 질소 분위기 중에서 800℃ 정도의 열처리에 의해 BPSG막(9)을 리플로한다. 또한 완전히 평탄화하기 위하여, CMP법에 의해 표면을 연마하여 평탄화하는 것이 바람직하다.
또 BPSG막 대신에, 혹은 그것과 함께 PSG, SOG, 절연성 수지 등을 사용할 수도 있다.
또한 BPSG막(9)상에 두께 50nm의 도프트 실리콘층(10)을 형성한다.
이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 도프트 실리콘층(10), BPSG막(9)을 각각 선택적으로 에칭하고, SAC에 의한 기판으로의 접촉구멍(11A)과 제1 배선층으로의 접촉구멍(11B)을 형성한다. 이 때, 접촉구멍(11A)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11B)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다.
도 14d 참조. 이어서 SiN막(37)을 SiO2막(27)과 선택비가 큰 조건에서 에칭한다. 이 단계에서 SiO2막(27)이 노출한다. 또한 SiO2막(27)을 에칭한다. 이 단계에서 기판으로의 접촉구멍(11a)은 게이트전극(5)에 대해 자기정합적으로 형성되고 접촉구멍이 기판까지 도달하나, 제1 배선층으로의 접촉구멍(11b)은 SiO2막(7b)상에서 멈춘다.
도 15e 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(11a)을 메우고, 제1 배선층으로의 접촉구멍(11b)은 메우지 않는다. 도프트 실리콘층의 두께는 상기한 바와 같이 접촉구멍(11a)을 메우고, 접촉구멍(11b)은 메우지 않을 정도의 두께로 한다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(11a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(11b)에는 사이드 월(15)을 형성한다.
또한 도프트 실리콘층을 사용하는 대신에, W, TiN 등의 다른 도전층을 사용하여 플럭(13), 사이드 월(15)을 형성할 수도 있다.
도 15f 참조. 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여, 제1 배선층상의 SiO2막(7b)을 에칭 제거하여 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
이어서 감압 CVD법에 의해 전면에 두께 30nm의 도프트 실리콘층, 두께 70nm의 WSi를 순차적으로 형성한다. 이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 각각의 층을 선택적으로 제거하여 비트선(17)을 형성한다.
그 후에 층간 절연막, 커패시터, 배선층 등의 공정을 거침으로써, DRAM이 제조된다.
본 실시예에 의하면, 게이트전극의 측벽재료로서 실리콘 산화막을 사용하고 있으므로, SiN막을 사용한 경우에 비해 하트 캐리어내성을 향상시킬 수 있어서, 신뢰성이 뛰어난 트랜지스터를 형성할 수가 있다.
[제7 실시예]
제1∼제6 실시예에서는 실리콘기판(1) 표면에 손상이 생길 우려가 있다. 즉 이방성 에칭을 이용하여 게이트전극(5)의 측벽에 사이드 월을 형성할 때와, 기판으로의 접촉구멍(11a)을 형성할 때의 2회에 걸쳐, 기판(1) 표면이 에칭 분위기에 노출되어 버린다. 이 때문에 기판(1) 중에 결함이 생길 가능성이 높고, 특히 DRAM에서는 리프레시특성을 악화시킬 우려가 있다.
따라서 본 실시예에서는 실리콘기판(1) 표면이 에칭 분위기에 노출되는 회수를 1회만으로 함으로써, 양호한 리프레시특성이 얻어지는 반도체장치를 제공하는 것을 특징으로 한다.
이하, 본 발명의 제7 실시예에 대해 도 16∼도 18을 참조하여 구체적으로 설명한다.
도 16∼도 18은 본 실시예를 나타낸 반도체장치의 단면도이며, 제3 실시예에서 설명한 반도체장치를 개량한 것이다. 또한 도면 중에서 동일 부호는 동일한 것을 나타낸다.
본 실시예에서의 반도체장치의 제조공정은 제1, 제3 실시예에서 설명한 제조공정과 거의 마찬가지이며, 이하 상이한 점에 대해 설명한다.
도 16a 참조. 우선 도 2a에서 설명한 바와 마찬가지로 게이트 산화막(3)을 형성한 후에, 두께 50nm의 도프트 실리콘층, 두께 100∼120nm의 WSi, 두께 80∼100nm의 SiN막을 순차적으로 형성한다.
이어서 도2a에서 설명한 것과 마찬가지로 패터닝된 레지스트 마스크(도시하지 않음)에 의하여 SiN막, WSi, 도프트 실리콘층을 각각 선택적으로 제거하여 게이트전극(5), 제1배선층(5a), 게이트전극(5) 및 제1배선층(5a)위에 SiN막(7)을 각각 형성한다.
도 16b 참조. 감압 CVD법에 의해 전면에 두께 50nm의 SiN막(37)을 형성한다. 이에 따라 게이트전극(5)상에는 SiN막(7a)과 SiN막(37)이 형성되고, 게이트전극(5)의 측벽 및 기판(1)상에는 거의 같은 막 두께를 갖는 SiN막(37)이 형성된다. 또 이 SiN막(37)은 나중에 형성하는 BPSG막(9)을 제거할 때의 스토퍼막이 된다.
이어서 도 2a에서 설명한 바와 마찬가지 방법을 사용하여 BPSG막(9)을 형성한다. 또한 CVD법에 의해 두께 30∼70nm의 도프트 실리콘층(10)을 형성한다.
도 17c 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해 도프트 실리콘층(10) 및 BPSG막(9)을 선택적으로 에칭하고, SAC에 의한 기판으로의 접촉구멍(21A)과 제1 배선층으로의 접촉구멍(21B)을 형성한다. 이 때, 접촉구멍(21A)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(21B)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다.
이 단계에서 기판으로의 접촉구멍(21A)과 제1 배선층으로의 접촉구멍(21B)은 SiN막(37)상에서 멈춘다.
도 17d 참조. 이어서 SiN막(37)을 에칭하여 접촉구멍(21a, 21b)을 형성한다. 이 때, 에칭하는 막 두께를 배선간의 기판상의 SiN막(37)의 막 두께로 함으로써, 기판상의 SiN막(37)은 제거되고 기판으로의 접촉구멍(21a)이 형성되나, 제1 배선층상의 SiN막(7a)는 제거되지 않는다.
도 18e 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(21a)을 메우고, 제1 배선층으로의 접촉구멍(21b)은 메우지 않는다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(21a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(21b)에는 사이드 월(15)을 형성한다.
또한 도프트 실리콘층을 사용하는 대신에, W, TiN 등의 다른 도전층을 사용하여 플럭(13), 사이드 월(15)을 형성할 수도 있다.
도 18f 참조. 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여 CF4가스와 Ar 가스와의 혼합 가스를 사용해서 제1 배선층상의 SiN막(7a)을 드라이 에칭하여, 제1 배선층에 달하는 접촉구멍(21c)을 자기정합적으로 형성한다.
이어서 감압 CVD법에 의해 전면에 두께 30nm의 도프트 실리콘층, 두께 70nm의 WSi막을 순차 형성한다. 이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 각각의 층을 선택적으로 제거하여 비트선(17)을 형성한다.
그 후에 층간 절연막, 커패시터, 배선층 등의 형성공정을 거침으로써, DRAM이 제조된다.
본 실시예에 의하면, 2개의 게이트전극(5)간의 기판 표면은 기판으로의 접촉구멍(21a)을 개구할 때에 이방성 에칭 분위기에 1회만 노출된다. 한편 제1 실시예에서는 SiN막(7)을 형성하는 측벽 형성시와 기판으로의 접촉구멍(11a)을 개구할 때의 2회, 기판 표면이 이방성 에칭 분위기에 노출하게 된다.
따라서 기판 중의 결함을 극력 저감할 필요가 있는 DRAM에서는 본 실시예의 방법을 사용하면 장점이 크다.
[제8 실시예]
본 실시예는 제6 실시예와 제7 실시예를 조합한 것으로서, DRAM에서의 하트 캐리어내성의 향상과 리프레시특성의 향상을 달성한 반도체장치를 제공한다.
본 발명의 제8 실시예는 도 19∼도 21에 나타나 있다.
도 19∼도 21은 본 실시예를 나타낸 반도체장치의 공정 단면도이며, 도면 중에서 도 2∼도 18에서 사용한 부호와 동일한 부호는 동일한 것을 나타낸다.
도 19a 참조. p형 실리콘기판(1)상에 공지의 기술을 이용하여 LOCOS 분리(선택 산화)를 실시하여, 두께 250nm의 필드 SiO2막(도시하지 않음)을 형성한 후, 열산화에 의해 두께 5∼8nm의 게이트 산화막이 되는 SiO2막(3)을 필드 SiO2막으로 된 소자 형성역역으로 형성한다.
이어서 CVD법에 의해 전면에 고농도로 n형 또는 p형의 불순물을 함유한 두께 50nm의 도프트 실리콘층, 두께 100∼120nm의 WSi, 두께 50nm의 SiO2막(7b)을 형성한다.
이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 SiO2막(7b)을 예컨대 F계로, WSi와 도프트 실리콘층을 예컨대 Cl계로 각각 선택적으로 제거하고, 메모리셀부에 게이트전극(5), 주변회로부에 제1 배선층(5a)을 각각 형성한다.
이어서 공지의 기술을 이용하여 실리콘기판(1) 중에 불순물 이온을 주입하여, 불순물 확산층(도시하지 않음)을 형성한다.
도 19b 참조. 감압 CVD법에 의해 전면에 두께 50nm의 SiO2막(27), 두께 30∼70nm의 SiN막(37)을 각각 형성한다.
도 20c 참조. 평탄화막으로서 전면에 두께 200∼400nm의 BPSG막(9)을 형성하고, 질소 분위기 중에서 800℃ 정도의 열처리에 의해 BPSG막(9)을 리플로한다. 또한 완전히 평탄화하기 위하여, CMP법에 의해 표면을 연마하여 평탄화하는 것이 바람직하다.
또한 BPSG막(9)상에 두께 50nm의 도프트 실리콘층(10)을 형성한다.
이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 도프트 실리콘층(10), BPSG막(9)을 각각 선택적으로 에칭하고, SAC에 의한 기판으로의 접촉구멍(11A)과 제1 배선층으로의 접촉구멍(11B)을 형성한다. 이 때, 접촉구멍(11A)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11B)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다.
도 20d 참조. 이어서 SiN막(37)을 SiO2막(27)과 선택비가 큰 조건에서 에칭한다. 이 단계에서 SiO2막(27)이 노출한다. 또한 SiO2막(27)을 에칭한다. 이 단계에서 기판으로의 접촉구멍(11a)은 게이트전극(5)에 대해 자기정합적으로 형성되고 접촉구멍이 기판까지 도달하나, 제1 배선층으로의 접촉구멍(11b)은 SiO2막(7b)상에서 멈춘다.
도 21e 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(11a)을 메우고, 제1 배선층으로의 접촉구멍(11b)은 메우지 않는다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(11a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(11b)에는 사이드 월(15)을 형성한다.
도 21f 참조. 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여, 제1 배선층상의 SiO2막(7b)을 에칭 제거하여, 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
이어서 감압 CVD법에 의해 전면에 두께 30nm의 도프트 실리콘층, 두께 70nm의 WSi를 순차적으로 형성한다. 이어서 패터닝된 레지스트 마스크(도시하지 않음)에 의해 각각의 층을 선택적으로 제거하여 비트선(17)을 형성한다.
그 후에 층간 절연막, 커패시터, 배선층 등의 형성공정을 거침으로써, DRAM이 제조된다.
본 실시예에 의하면, 게이트전극의 측벽재료로서 실리콘 산화막을 사용하고 있으므로, SiN막을 사용한 경우에 비해 하트 캐리어내성을 향상시킬 수 있으며, 신뢰성이 뛰어난 트랜지스터를 형성할 수가 있다. 또한 실리콘기판(1) 표면이 에칭 분위기에 노출되는 것은 접촉구멍(11a)을 형성할 때의 1회만에 한정되므로, 실리콘기판 표면의 손상을 극력 저감할 수가 있다.
[제9 실시예]
제1∼제8 실시예에서는 주변회로부의 제1 배선층상의 SiN막을 자기정합적으로 제거함으로써, 제1 배선층에 달하는 접촉구멍의 형성을 용이하게 할 수 있는 것을 설명하였다.
본 실시예에서는 메모리셀부의 기판으로의 접촉구멍, 주변회로부의 제1 배선층에 달하는 접촉구멍 및 기판으로의 접촉구멍의 형성을 용이하게 할 수 있는 반도체장치 및 그 제조방법을 제공한다.
이하, 제9 실시예에 대해 도면을 참조하면서 구체적으로 설명한다. 본 실시예는 도 22와 도 23a∼c에 나타낸다.
도 22는 본 실시예에서의 메모리셀부 MC 및 주변회로부 PC의 평면도이다.
도 23a∼c는 본 실시예를 설명하는 반도체장치의 공정 단면도이고, 도면의 좌측이 메모리셀부, 우측이 주변회로부의 단면도이며, 도 22의 B-B'단면에 각각 대응하고 있다.
또한 본 실시예는 제3 실시예에서 설명한 제조공정과 유사한 제조공정을 이용한 것이며, 도면 중에서 제3 실시예에서 설명한 도 6∼도 8의 부호와 동일한 부호는 동일한 것을 나타낸다.
도 23a 참조. 도 6a에서 설명한 것과 마찬가지 방법을 사용하여 기판(1)상에 게이트 산화막(3), 게이트전극(5), 게이트전극과 동일 공정에서 형성되는 제1 배선층(5a), 제1 배선층(5a)상에 형성된 SiN막(7a), 게이트전극(5)을 덮는 SiN막(7), BPSG막(9), 도프트 실리콘층(10)을 각각 형성한다.
도 23b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해 BPSG막(9)을 선택적으로 에칭하여, SAC에 의한 기판으로의 접촉구멍(11a)과, 제1 배선층으로의 제1 배선층으로의 접촉구멍(11b)과, SAC에 의하지 않는 기판으로의 접촉구멍(11d)을 각각 형성한다. 이 때 접촉구멍(11a)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11b)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다. 또 SAC에 의하지 않는 기판으로의 접촉구멍(11d)의 구멍 지름은 0.30∼0.45μm로 하는 것이 바람직하다.
이 단계에서 기판으로의 접촉구멍(11a) 및 SAC에 의하지 않는 기판으로의 접촉구멍(11d)은 접촉구멍 저부가 기판까지 도달하나, 제1 배선층으로의 접촉구멍(11b)은 SiN막(7a)상에서 멈춘다.
도 23c 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(11a)을 메우나, 제1 배선층으로의 접촉구멍(11b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(11d)은 메우지 않는다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(11a)에는 플럭을 형성하고, 제1 배선층으로의 접촉구멍(11b) 및 기판으로의 접촉구멍(11d)에는 사이드 월(15)을 형성한다.
이어서 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여, 제1 배선층상의 SiN막(7a)을 에칭 제거하여, 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
이하 도 8e에서 설명한 것과 마찬가지 방법을 사용하여 비트선(17)(도시하지 않음)을 형성한다.
본 실시예에 의하면 SAC에 의한 기판으로의 접촉구멍, SAC에 의하지 않는 기판으로의 접촉구멍, 및 제1 배선층에 달하는 접촉구멍을 1개의 마스크로 형성할 수가 있다.
또 SAC에 의하지 않는 기판으로의 접촉구멍(11d)에서는 플럭을 형성하지 않고 기판과 비트선(17)이 직접 접촉하므로, 접촉저항을 적게 할 수 있어서 설계상의 마진을 크게 할 수가 있다.
또한 SAC에 의하지 않는 접촉구멍(11d)내에도 플럭을 메울 수 있으며, 이 경우에는 비트선(17)을 형성할 때의 하지 단차를 경감할 수가 있다.
[제10 실시예]
이하, 제10 실시예에 대해 도면을 참조하면서 구체적으로 설명한다. 본 실시예는 도 22와 도 24a∼c에 나타낸다.
도 24a∼c는 본 실시예를 설명하는 반도체장치의 공정 단면도이며, 도 22의 B-B'단면에 각각 대응하고 있다. 본 실시예는 제7 실시예에서 설명한 제조공정과 유사한 제조공정을 사용하는 것이며, 도면 중에서 제7 실시예에서 설명한 도 16∼도 18의 부호와 동일한 부호는 동일한 것을 나타낸다.
도 24a 참조. 도 16a, b에서 설명한 것과 마찬가지 방법을 사용하여 기판(1)상에 게이트 산화막(3), 게이트전극(5), 게이트전극상에 형성된 SiN막(7a), SiN막(37), BPSG막(9), 도프트 실리콘층(10)을 각각 형성한다.
도 24b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해, 도프트 실리콘층(10) 및 BPSG막(9)을 선택적으로 에칭하여 제거한다. 이어서 SiN막(37)을 에칭한다. 이 때, 에칭하는 막 두께를 배선간의 기판상의 SiN막(37)의 막 두께로 함으로써, 기판상의 SiN막(37)은 제거되고, 기판으로의 접촉구멍(21a)이 형성되나, 제1 배선층상의 SiN막(7a)은 제거되지 않는다.
또한 접촉구멍(21a)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(21b)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다. 또 SAC에 의하지 않는 기판으로의 접촉구멍(21d)의 구멍 지름은 0.30∼0.45μm 정도로 하는 것이 바람직하다.
도 24c 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(21a)을 완전히 메우고, 제1 배선층으로의 접촉구멍(21b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(21d)은 부분적으로밖에 메우지 않는다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(21a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(21b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(21d)에는 사이드 월(15)을 형성한다.
또한 도프트 실리콘층을 사용하는 대신에, W, TiN 등의 다른 도전층을 사용하여 플럭(13), 사이드 월(15)을 형성할 수도 있다.
이어서 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여, 제1 배선층상의 SiN막(7a)을 에칭 제거하여, 제1 배선층에 달하는 접촉구멍(21c)을 자기정합적으로 형성한다.
이하, 도8e에서 설명한 것과 마찬가지 방법을 사용하여 비트선(17)(도시하지 않음)을 형성한다.
본 실시예에 의하면, 제9 실시예와 마찬가지 효과를 얻을 수가 있다. 또한 제7 실시예에서 설명한 바와 같이 기판의 손상을 저감할 수도 있다.
[제11 실시예]
이하, 제11 실시예에 대해 도면을 참조하면서 구체적으로 설명한다. 본 실시예는 도 23과 도 25a∼c에 나타낸다.
도 25a∼c는 본 실시예를 설명하는 반도체장치의 공정 단면도이며, 도 22의 B-B'단면에 각각 대응하고 있다. 본 실시예는 제6 실시예에서 설명한 제조공정과 유사한 제조공정을 사용하는 것이며, 도면 중에서 제6 실시예에서 설명한 도 13∼도 15의 부호와 동일한 부호는 동일한 것을 나타낸다.
도 25a 참조. 도 13a, b에서 설명한 것과 마찬가지 방법을 사용하여 기판(1)상에 게이트 산화막(3), 게이트전극(5), 게이트전극상에 형성된 SiO2막(7b), 게이트전극(5)을 덮는 SiO2막(7c), SiO2막(27), SiN막(37), BPSG막(9), 도프트 실리콘층(10)을 각각 형성한다.
도 25b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해, 도프트 실리콘층(10) 및 BPSG막(9)을 선택적으로 에칭하여 제거한다. 이어서 SiN막(37), SiO2막(27)을 순차적으로 에칭한다.
이 때, SiO2막(27)을 에칭하는 막 두께를 배선간의 기판상의 SiO2막(27)의 막 두께로 함으로써, 기판상의 SiO2막(27)은 제거되고, 기판으로의 접촉구멍(11a)이 형성되나, 제1 배선층상의 SiO2막(7b)은 제거되지 않는다.
또한 접촉구멍(11a)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11b)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다. 또 SAC에 의하지 않는 기판으로의 접촉구멍(11d)의 구멍 지름은 0.30∼0.45μm 정도로 하는 것이 바람직하다.
도 25c 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(11a)을 메우고, 제1 배선층으로의 접촉구멍(11b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(11d)은 메우지 않는다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(11a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(11b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(11d)에는 사이드 월(15)을 형성한다.
또한 도프트 실리콘층을 사용하는 대신에, W, TiN 등의 다른 도전층을 사용하여 플럭(13), 사이드 월(15)을 형성할 수도 있다.
이어서 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여, 제1 배선층상의 SiO2막(7b)을 에칭 제거하여, 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
이하, 도8e에서 설명한 것과 마찬가지 방법을 사용하여 비트선(17)(도시하지 않음)을 형성한다.
본 실시예에 의하면, 제9 실시예와 마찬가지 효과를 얻을 수가 있다. 또한 제6 실시예에서 설명한 바와 같이 하트 캐리어내성을 향상시킬 수가 있다.
[제12 실시예]
이하, 제12 실시예에 대해 도면을 참조하면서 구체적으로 설명한다. 본 실시예는 도 22와 도 26a∼c에 나타낸다.
도 26a∼c는 본 실시예를 설명하는 반도체장치의 공정 단면도이며, 도 22의 B-B'단면에 각각 대응하고 있다. 본 실시예는 제8 실시예에서 설명한 제조공정과 유사한 제조공정을 사용하는 것이며, 도면 중에서 제8 실시예에서 설명한 도 19∼도 21의 부호와 동일한 부호는 동일한 것을 나타낸다.
도 26a 참조. 도 19a, b에서 설명한 것과 마찬가지 방법을 사용하여 기판(1)상에 게이트 산화막(3), 게이트전극(5), 게이트전극상에 형성된 SiO2막(7b), SiO2막(27), SiN막(37), BPSG막(9), 도프트 실리콘층(10)을 각각 형성한다.
도 26b 참조. 패터닝된 레지스트 마스크(도시하지 않음)에 의해, 도프트 실리콘층(10) 및 BPSG막(9)을 선택적으로 에칭하여 제거한다. 이어서 SiN막(37), SiO2막(27)을 에칭한다.
이 때, SiO2막(27)을 에칭하는 막 두께를 배선간의 기판상의 SiO2막(27)의 막 두께로 함으로써, 기판상의 SiO2막(27)은 제거되고, 기판으로의 접촉구멍(11a)이 형성되나, 제1 배선층상의 SiO2막(7b)은 제거되지 않는다.
또한 접촉구멍(11a)의 구멍 지름을 0.15μm 정도로 할 경우에는, 접촉구멍(11b)의 구멍 지름을 0.45μm 정도로 하는 것이 바람직하다. 또 SAC에 의하지 않는 기판으로의 접촉구멍(11d)의 구멍 지름은 0.30∼0.45μm 정도로 하는 것이 바람직하다.
도 26c 참조. 감압 CVD법에 의해 두께 100nm의 도프트 실리콘층을 형성한다. 이 형성에 의해 도프트 실리콘층은 접촉구멍(11a)을 메우고, 제1 배선층으로의 접촉구멍(11b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(11d)은 메우지 않는다.
이어서 이방성 에칭에 의해 기판으로의 접촉구멍(11a)에는 플럭(13)을 형성하고, 제1 배선층으로의 접촉구멍(11b) 및 SAC에 의하지 않는 기판으로의 접촉구멍(11d)에는 사이드 월(15)을 형성한다.
또한 도프트 실리콘층을 사용하는 대신에, W, TiN 등의 다른 도전층을 사용하여 플럭(13), 사이드 월(15)을 형성할 수도 있다.
이어서 도프트 실리콘층(10), 플럭(13) 및 사이드 월(15)을 마스크로 하여, 제1 배선층상의 SiO2막을 에칭 제거하여, 제1 배선층에 달하는 접촉구멍(11c)을 자기정합적으로 형성한다.
이하, 도21f에서 설명한 것과 마찬가지 방법을 사용하여 비트선(17)(도시하지 않음)을 형성한다.
본 실시예에 의하면, 제9 실시예와 마찬가지 효과를 얻을 수가 있다. 또한 제8 실시예에서 설명한 바와 같이 기판 손상의 저감 및 하트 캐리어내성의 향상에 기여할 수가 있다.
이상 설명한 실시예에서는 자기정합 접촉구멍과 더불어 자기정합 접촉구멍보다 지름이 큰 접촉구멍을 형성하고, 자기정합 접촉구멍을 메우는 도전층을 형성하는 공정과 동시에, 지름이 큰 접촉구멍에는 도전성 사이드 월을 형성하였다. 자기정합 접촉구멍은 도전층에 의해 메워지고, 지름이 큰 접촉구멍에는 사이드 월의 내부에 하지층이 노출한다. 사이드 월을 마스크로 하여 하지층을 에칭하여 접촉구멍을 형성한다. 이하, 도전성 사이드 월을 사용함이 없이 게이트전극으로의 접촉구멍을 형성할 수 있는 실시예를 설명한다.
[제13 실시예]
도 31a에 나타낸 바와 같이, p형 실리콘기판(40) 표면상에 선택적으로 필드 산화막(41)을 형성하여 활성영역으로 한다. 활성영역 표면상에 게이트 산화막(47)을 열산화에 의해 형성한다. 열산화는, 예를 들어 온도 800℃∼900℃에서 드라이 또는 웨트 분위기 중에서 기판 표면을 산화하여, 약 5nm∼15nm의 열산화막을 형성함으로써 행한다.
게이트 산화막을 형성한 후에, 게이트 산화막상에 게이트 전극층(48)을 형성한다. 게이트 전극층은, 예를 들어 두께 50nm∼100nm의 P를 1×1021/cm3도프한 폴리실리콘층과, 두께 50nm∼100nm의 턴스텐 실리사이드(WSi)층과의 적층에 의해 형성한다. 폴리실리콘층의 형성은, 예를 들어 기판 온도 400℃∼600℃에서 SiH4또는 Si2H6와 PH3를 소스 가스로 한 화학기상퇴적(CVD)에 의해 형성한다. WSi층은, 예를 들어 기판 온도 300℃∼700℃에서 SiH4와 WF6를 소스 가스로 한 CVD에 의해 형성한다.
또한 폴리실리콘층 대신에 아모르퍼스 실리콘층을 사용하여도 좋다. 또 실리콘층과 WSi층과의 폴리사이드층 외에, 다른 폴리사이드층이나 단독의 실리콘층을 게이트 전극층으로 사용할 수도 있다. 또 CVD 대신에 스퍼터링으로 게이트 전극층을 형성할 수도 있다.
게이트 전극층(48)상에 실리콘 질화막(49)을 두께 50nm∼200nm 정도로 적층한다. 실리콘 질화막은, 예를 들어 기판 온도 600℃∼800℃에서 SiH4와 NH3를 소스 가스로 한 CVD에 의해 작성할 수가 있다.
실리콘 질화막(49)상에 포토레지스트의 패턴을 형성하고, 실리콘 질화막(49), 게이트 전극층(48)을 동일 형상으로 패터닝한다. 예를 들어 실리콘 질화막(49)은 F계 에칭제를 사용한 에칭에 의해 패터닝하고, 게이트 전극층은 Cl계의 에칭제를 사용한 에칭에 의해 패터닝한다.
패터닝 후에 포토레지스트층은 제거한다.
패터닝한 게이트전극 구조 위에 다시 실리콘 질화막을 두께 50nm∼150nm 정도 적층한다. 재차 형성한 실리콘 질화막을 F계 에칭제를 사용한 리액티브 이온 에칭(RIE)에 의해 이방적으로 에칭하여, 게이트전극 구조 측벽상에만 사이드 월로서 남긴다. 게이트 전극층(48)상에 최초로 형성한 실리콘 질화막과, 사이드 월의 실리콘 질화막을 합쳐서 실리콘 질화막(49)으로 나타낸다.
또한 게이트전극 구조를 패터닝한 후에, 저불순물 농도의 n형 불순물을 이온 주입하여 저불순물 농도의 n형 영역(42)을 형성하고, 사이드 월 작성 후에 메모리셀영역 MC를 마스크로 덮어서 고불순물 농도의 n형 불순물을 이온 주입하여 고불순물 농도의 n형 영역(43)을 작성한다. 주변회로영역 PC에서는 라이트리 도프트 드레인(LDD) 구조의 트랜지스터가 작성되고, 메모리셀영역 MC에서는 저불순물 농도의 소스/드레인영역만을 갖는 트랜지스터가 형성된다.
도 31b에 나타낸 바와 같이, 게이트전극 구조(48) 및 그 상면과 측면을 덮는 실리콘 질화막(49)을 덮어서, 기판 전면에 실리콘 산화막(50)을 퇴적한다. 실리콘 산화막(50)은, 예를 들어 두께 30nm∼100nm 정도의 고온 CVD 산화막과, 두께 100nm∼300nm 정도의 BPSG 산화막과의 적층에 의해 형성할 수가 있다. CVD 산화막은, 예를 들어 기판 온도 700℃∼900℃에서 SiH4와 산화제를 소스 가스로 한 CVD에 의해 작성할 수가 있다.
산화막(50)의 적어도 상층으로서 BPSG막층을 사용한 경우에는, 온도 800℃∼1000℃에서 리플로처리를 실시하여 표면을 평탄화한다. 또한 리플로처리에 부가해서, 또는 리플로처리 대신에 화학기계 연마(CMP)를 사용해서 평탄화처리를 하여도 좋다.
산화막(50)상에 포토레지스트의 마스크를 형성하고, 메모리셀영역에서의 비트 접촉용 개구(51) 및 주변회로영역에서의 게이트 접촉용 개구(52)를 에칭에 의해 형성한다. 이 에칭은 산화막, 질화막에 대해 선택비가 낮고, 실리콘층이나 WSi층에 대해서는 선택비가 큰 에칭에 의해 실시한다. 예를 들어 F계 에칭제를 사용한 드라이 에칭에 의해 에칭처리한다.
비트선 접촉구멍(51)은 포토레지스트 패턴의 개구에 의해 그 위치가 정해지며, 한쌍의 게이트전극(48) 사이에 형성된다. 단 게이트전극 구조(48) 측벽상의 실리콘 질화막은 부분적 또는 전면적으로 제거된다.
접촉구멍(51, 52)을 형성한 후에 레지스트 마스크를 제거하고, 기판 전면상에 실리콘 산화막(53)을, 예를 들어 두께 30nm∼100nm 퇴적한다. 이 실리콘 산화막(53)은, 예를 들어 SiH4와 산화제를 소스 가스로 한 CVD에 의해 작성한 고온 산화(HTO)막으로 형성한다.
실리콘 산화막(53)을 퇴적후에 F계 에칭제를 사용한 이방성 에칭을 실시하여, 평탄면상의 실리콘 산화막(53)을 제거하여, 접촉구멍(51, 52) 측벽상에만 사이드 월(53)을 남긴다.
비트 접촉구멍(51)에서는 실리콘 질화막(49)이 제거되어 있어도, 새로이 HTO막(53)이 형성되기 때문에, 게이트전극(48)의 절연이 확보된다.
도 31c에 나타낸 바와 같이 기판 전면에 배선층을 형성하고, 패터닝함으로써 배선(54)을 형성한다. 배선층(54)은, 예를 들어 게이트전극(48)과 마찬가지 폴리사이드구조로 형성할 수가 있다. 비트 접촉구멍(51)내에 형성되는 배선(54)은 비트선을 구성한다. 배선(54)은 비트 접촉구멍을 메워도 좋다. 도면 중에서 우측의 비트선(54)과 좌측의 배선(54)이 접속되어 있는 경우에는, 도면 우측의 트랜지스터는 센스 증폭기의 트랜지스터를 구성한다.
도 31d에 나타낸 바와 같이, 배선(54)을 덮어서 산화막(55)을 형성한다. 산화막(55)는 산화막(50)과 마찬가지로, 예를 들어 HTO 산화막과 BPSG층의 적층에 의해 형성할 수가 있다. 또 BPSG층을 사용할 경우에는, 산화막 퇴적 후에 리플로처리나 CMP처리를 실시하여 표면을 평탄화하는 것이 바람직하다.
산화막(55) 표면상에 레지스트 마스크를 형성하고, 산화막(55, 50)을 관통하여 캐퍼시터 전극용의 접촉구멍(56)을 형성한다. 접촉구멍(56)의 형성은 질화막에 대해 선택비가 높은 실리콘 산화막의 에칭에 의해 실시한다.
예를 들어 C4F8/Ar/CO/O2의 혼합 가스를 에칭제로 한 에칭에 의해 실시한다. 선택비가 높은 에칭을 함으로써, 접촉구멍(56)은 게이트전극(48) 측벽상의 실리콘 질화막(49)에 의해 에칭이 제한되어, 실리콘 질화막(49)에 대해 자기정합적으로 그 위치가 정해진다.
1회의 에칭만에 의해 커패시터 전극용의 접촉구멍(56)이 형성되기 때문에, 접촉구멍(56) 저면상에 노출하는 실리콘기판이 받는 손상을 적게 할 수가 있다.
그 후에 기판 전면에 다결정 실리콘층을 퇴적하고, 패터닝함으로써 축적전극(57)을 형성한다. 축적전극(57) 표면상에 커패시터 유전체막을 형성하고, 다시 실리콘막 등으로 대향전극을 형성하여 메모리셀용의 커패시터를 형성한다.
필요에 따라 다시 층간 절연막, 배선층 형성공정을 반복하여 반도체 기억장치를 완성시킨다.
본 실시예에서는 종류가 다른 절연막에 대해 선택비가 낮은 에칭을 함으로써 기판에 달하는 접촉구멍과, 게이트전극에 달하는 접촉구멍을 동시에 작성하여, 종류가 다른 절연막에 대해 선택비가 높은 에칭에 의해 축적전극용의 접촉구멍을 자기정합적으로 형성할 수가 있다.
게이트전극을 실리콘 질화막으로 덮으면, 트랜지스터특성을 열화시킬 우려가 있다. 안정된 트랜지스터특성을 얻기 위해서는, 게이트전극은 산화막으로 절연하는 것이 바람직하다.
[제14 실시예]
도 32a에 나타낸 바와 같이, 상술한 실시예와 마찬가지로 p형 실리콘기판(40) 표면상에 필드 산화막(41)을 형성하여 활성영역으로 한다. 활성영역 표면상에 게이트 산화막(47)을 형성하고, 게이트 산화막(47)상에 게이트 전극층(48)을 형성한다. 여기까지의 공정은 제13 실시예와 마찬가지이다. 게이트 전극층(48)상에 기판 온도 700℃∼900℃의 CVD에 의해 두께 약 50nm∼200nm의 HTO 산화막(60)을 형성한다. 산화막(60)과 게이트 전극층(48)을 레지스트 마스크를 사용한 에칭에 의해 패터닝한다.
그 후에 레지스트 마스크를 제거하고, 기판 전면에 다시 HTO막을 두께 50nm∼150nm 정도 퇴적하고, RIE에 의해 이방적으로 에칭하여, 게이트전극 구조 측벽상에만 사이드 월로서 남긴다. 이 실리콘 산화막의 사이드 월과 먼저 형성한 실리콘 산화막을 합쳐서 실리콘 산화막(60)으로 나타낸다.
RIE에 의해 사이드 월을 형성한 후, 다시 기판 전면상에 HTO막(61)을 두께 10nm∼50nm 퇴적한다. 실리콘 산화막(61)상에 실리콘 질화막(62)을 CVD에 의해 두께 30nm∼100nm 퇴적한다. 실리콘 산화막(61), 실리콘 질화막(62)은 하지형상에 대해 일치하게 형성된다. 실리콘 질화막(62)상에 산화막(63)을 형성한다. 이 산화막(63)은 상술한 실시예의 산화막(50)과 마찬가지로 CVD에 의한 HTO막과 BPSG막의 적층으로 형성할 수가 있다. 산화막(63) 표면은 평탄화하는 것이 바람직하다.
도 32b에 나타낸 바와 같이, 산화막(63) 표면상에 레지스트 마스크를 형성하고, 산화막, 질화막에 대해 선택비가 낮은 에칭에 의해 비트 접촉용의 접촉구멍(64) 및 주변회로영역에서의 게이트전극에 대한 접촉구멍(65)을 형성한다. 이 에칭은 상술한 실시예와 마찬가지로 F계 에칭제를 사용한 드라이 에칭에 의해 실시할 수가 있다.
접촉구멍(64, 65)을 형성한 후에 레지스트 마스크를 제거하고, 기판 전면상에 HTO막(66)을 CVD에 의해 두께 30nm∼100nm 형성한다. 이 HTO막(66)에 대해 RIE에 의한 이방성 에칭을 실시하여 접촉구멍(64, 65) 측벽상에만 사이드 월(66)을 남긴다. 이 에칭 및 사이드 월 형성공정은 기본적으로 상술한 실시예와 마찬가지이며, 게이트전극(59) 측면상의 절연은 사이드 월(66)에 의해 확보된다.
사이드 월(66) 형성 후에, 접촉구멍에 들어가는 배선(67)을 상술한 실시예와 마찬가지로 폴리사이드막 등으로 형성한다.
도 32c에 나타낸 바와 같이 배선(67)을 덮어서 기판 전면상에 산화막(68)을 형성한다. 산화막(68)은 상술한 실시예의 산화막(55)과 마찬가지로 CVD에 의한 HTO막과 BPSG막의 적층에 의해 형성할 수가 있다. 산화막(68) 형성 후, 리플로, CMP 등에 의한 평탄화를 실시하여 표면을 평탄화하는 것이 바람직하다.
산화막(68) 표면상에 레지스트 마스크를 형성하고, 캐퍼시터 전극의 접촉용 접촉구멍(69)을 형성한다. 접촉구멍(69) 형성용의 에칭은 우선 질화막에 대해 선택비가 큰 산화막의 에칭에 의해 산화막(68, 63)을 에칭한다. 이와 같은 에칭은, 예를 들어 C4F8/Ar/CO/O2의 혼합 가스를 에칭제로 한 드라이 에칭에 의해 실시할 수가 있다.
이 에칭 종료 후에는 접촉구멍 저면에 질화막(62)이 노출한다. 다음에 산화막에 대해 선택비가 큰 질화막의 에칭을 실시한다. 이와 같은 에칭은, 예를 들어 CHF3/O2를 에칭제 가스로 한 드라이 에칭에 의해 실시할 수가 있다. 에칭이 종료되면, 접촉구멍 저면에는 산화막(61)이 노출한다. 접촉구멍 저면에 노출한 산화막(61)을 에칭으로 제거함으로써, 기판 표면을 노출시킬 수가 있다. 접촉구멍(69)의 완성 후에, 기판 전면상에 다결정 실리콘층을 퇴적하고, 패터닝함으로써 축적전극(70)을 형성한다. 그 후에 커패시터 유전체층의 퇴적, 대향전극의 퇴적을 실시하여 메모리셀의 커패시터를 형성한다. 또한 필요한 층간 절연막 형성, 배선층 형성공정을 거쳐 반도체 기억장치를 완성시킨다.
본 실시예에 의하면, 상술한 실시예와 마찬가지로 비트선 접촉과 동시에 주변회로에서의 게이트전극에 대한 접점을 형성할 수가 있다. 또 축적전극용 접촉구멍은 1회의 자기정합공정에 의해 형성할 수가 있다. 또한 게이트전극은 직접 질화막에 닿지 않기 때문에 트랜지스터특성을 안정화하기가 용이하다.
[제15 실시예]
도 33a에 나타낸 바와 같이, 도 31a와 마찬가지 공정에 의해 실리콘기판(40) 표면상에 게이트전극(48), 실리콘 질화막(49)을 형성하고, 산화막(50)으로 덮는다. 산화막(50)상에 레지스트 마스크(PR1)를 형성하고, 질화막에 대해 선택비가 큰 산화막 에칭을 하여 접촉구멍(51, 52, 59)을 형성한다. 접촉구멍(51, 59)은 산화막의 에칭에만 의하여 접촉 대상인 기판 표면을 노출한다. 접촉구멍(52)은 질화막(49)에 의해 에칭이 정지한다.
그대로 질화막(49)을 에칭하면, 노출한 기판 표면에 주는 손상이 커진다.
도 33b에 나타낸 바와 같이 레지스트 마스크(PR1)을 제거하고, 새로이 레지스트 마스크(PR2)를 형성한다. 레지스트 마스크(PR2)는 형성한 접촉구멍(51, 59)을 덮는 것이 목적이며, 그 패턴 정밀도는 원만한 것이어도 된다. 레지스트 마스크(PR2)는 접촉구멍(52)을 노출한다.
레지스트 마스크(PR2), 산화막(50)을 에칭 마스크로 하고, 접촉구멍(52) 저면에 노출한 질화막(49)을 에칭한다. 이 에칭은 산화막(50), 게이트전극(48)에 대해 선택비가 큰 질화막 에칭으로 한다. 이와 같이 하여 접촉구멍(51, 59) 저면에 노출한 기판 표면에 손상을 주는 일이 없이 게이트전극(48)상의 질화막(49)을 제거하여, 게이트 접촉구멍(52)을 작성할 수가 있다.
도 33c에 나타낸 바와 같이, 접촉구멍 완성 후에 레지스트 마스크(PR2)를 제거한다.
이상의 실시예에서 웰 형성공정은 설명을 생략하였으나, 필요에 따라 기판 표면에 n형 웰, p형 웰, 트리블 웰 등을 형성할 수가 있다. 또 다른 주지의 기술을 이용하여 여러 가지 형상의 메모리셀이나 축적 커패시터를 형성할 수가 있다. 또 상술한 실시예를 여러 가지로 조합시키는 것도 당업자에게는 자명할 것이다.
이상, 본 발명의 실시예에 대해, 제1 실시예∼제15 실시예를 사용하여 DRAM의 구조 및 그 제조방법을 설명하였으나, 본 발명은 이들 DRAM에 한정되는 것은 아니다. 예를 들어 1층째 배선 및 그것과는 다른 층의 2층째 배선으로의 접촉구멍을 동시에 형성할 수 있는 반도체장치이면, 어느 것이나 본 발명을 적용할 수가 있다.
본 발명에 의하면, 기판상에 달하며 제1 지름을 갖는 제1 접촉구멍과, 배선층상에 형성된 절연막에 달하며 제1 지름보다 큰 제2 지름을 갖는 제2 접촉구멍을 형성하여, 이 구멍 지름의 차이에 의해 제1 접촉구멍에는 플럭을 형성하고, 제2 접촉구멍 측벽에는 사이드 월을 형성한 구조를 채택하고 있으므로, 이 플럭과 사이드 월을 마스크로 하여 사이드 월내에 노출하고 있는 절연막을 에칭함으로써, 이 절연막을 에칭하기 위한 포토마스크를 특히 필요로 하지 않고, 자기정합적으로 이 절연막을 에칭하여 배선층에 달하는 접촉구멍을 형성할 수가 있다.
따라서 본 발명에서는 SAC에 의한 미세한 접촉구멍의 형성시에, 특히 공정을 증가시킴이 없이 복수의 접촉구멍을 형성할 수 있어서, 반도체장치의 고성능화·고밀도화에 기여하는 바가 크다.
또 레지스트 마스크에 의해 위치맞춤 정밀도가 정해지는 에칭에 의해 깊이가 다른 접촉구멍을 동시에 형성하고, 자기정합공정에 의한 에칭에 의해 축적전극에 접촉구멍 등의 손상이 적은 접촉구멍을 형성할 수가 있다. 메모리셀영역에서의 비트 접촉배선과 게이트전극간의 절연은 접촉구멍 측벽상에 형성하는 사이드 월에 의해 할 수가 있다. 사이드 월을 산화막으로 형성하면, 비트선과 게이트전극간의 용량을 저감할 수가 있다.
또 고정밀도를 필요로 하지 않은 레지스트 마스크를 1개 추가함으로써, 레벨이 다른 접촉구멍을 형성할 수가 있다. 이 경우에도 기판 표면에 주는 손상을 억제할 수가 있다.

Claims (28)

  1. 반도체 기판상에 제1 영역과 제2 영역을 갖는 반도체장치에 있어서,
    상기 기판상의 상기 제2 영역에 형성된 제1 도전층으로 된 제1 배선층과,
    상기 제1 배선층을 덮고 형성된 제1 절연막과,
    상기 제1 절연막을 덮고 반도체 기판상에 형성된 제2 절연막과,
    상기 제1 영역에서 상기 제2 절연막을 관통하여 상기 기판 표면에 달하며 제1 지름을 갖는 제1 접촉구멍과,
    상기 제2 영역에서 제2 절연막을 관통하여 상기 제1 절연막 표면에 달하며 상기 제1 지름보다 큰 제2 지름을 갖는 제2 접촉구멍과,
    상기 제1 접촉구멍내를 메운 제2 도전층으로 된 제1 도전성 플럭과,
    상기 제2 접촉구멍내의 측벽상에 형성되며 상기 제2 도전층으로 된 도전성 사이드 월과,
    상기 제2 접촉구멍 아래에 위치한 상기 제1 절연막을 관통하여 상기 제1 배선층에 달하며 상기 제2 지름보다 작은 제3 지름을 갖는 제3 접촉구멍
    을 갖는 반도체장치.
  2. 제1항에 있어서, 상기 제1 절연막과 상기 제2 절연막은 에칭특성이 다른 반도체장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 영역에 상기 제1 도전층으로 된 복수의 제2 배선층을 가지며,
    상기 제1 절연막이 제2 배선층을 덮고, 상기 복수의 제2 배선층 사이에 상기 제1 접촉구멍을 갖는 반도체장치.
  4. 제3항에 있어서,
    상기 제1 접촉구멍이 메모리셀의 비트 접점이며, 상기 제2 접촉구멍이 센스 앰프회로내의 게이트전극으로의 접점인 반도체장치.
  5. 제1항∼제4항 중의 어느 1항에 있어서, 상기 제2 도전층과 에칭특성이 실질적으로 같은 제3 도전층을 갖는 반도체장치.
  6. 제1항∼제5항 중의 어느 1항에 있어서, 상기 제2 접촉구멍 및 상기 제3 접촉구멍내에, 상기 제1 배선층과 전기적으로 접속하는 제2 도전성 플럭을 갖는 반도체장치.
  7. 제1항∼제6항 중의 어느 1항에 있어서, 상기 제2 절연막에는 상기 기판을 노출하고, 상기 제1 지름으로보다 큰 제4 지름을 갖는 제4 접촉구멍이 형성되어 있는 반도체장치.
  8. 반도체 기판상에 제1 영역과 제2 영역을 갖는 반도체장치의 제조방법에 있어서,
    상기 기판상에 제1 도전층과 제1 절연막을 순차적으로 적층하는 적층공정과,
    상기 제1 절연막과 상기 제1 도전층을 패터닝하여 상기 제2 영역에 제1 배선층을 형성하는 제1 배선층 형성공정과,
    상기 제1 배선층을 덮고 상기 기판상에 제2 절연막을 형성하는 제2 절연막 형성공정과,
    상기 제2 절연막을 선택적으로 에칭하여 상기 기판 표면을 노출하고 제1 지름을 갖는 제1 접촉구멍을 상기 제1 영역에, 상기 제1 절연막을 노출하고 상기 제1 지름보다 큰 제2 지름을 갖는 제2 접촉구멍을 상기 제2 영역에 형성하는 제1, 제2 접촉구멍 형성공정과,
    상기 제1 접촉구멍내를 충전하는 제2 도전층으로 된 제1 도전성 플럭과, 상기 제2 접촉구멍내의 측벽상에 상기 제1 절연막을 노출하고 상기 제2 도전층으로 된 도전성 사이드 월을 형성하는 플럭·사이드 월 형성공정과,
    이어서 상기 제2 절연막과, 상기 제1 도전성 플럭과, 상기 도전성 사이드 월을 마스크로 하여 상기 노출한 제1 절연막의 일부를 에칭하여 상기 제1 배선층을 노출하는 제3 접촉구멍을 형성하는 제3 접촉구멍 형성공정을 갖는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 제1 절연막과 상기 제2 절연막은 에칭특성이 다른 반도체장치의 제조방법.
  10. 제8항 또는 제9항에 있어서, 상기 적층공정 후, 상기 제1 절연막과 상기 제1 도전층을 패터닝하여 상기 제1 영역에도 복수의 제2 배선층을 형성하고, 상기 제1 접촉구멍을 상기 복수의 제2 배선층 사이에 형성하는 공정을 갖는 반도체장치의 제조방법.
  11. 제9항∼제11항 중의 어느 1항에 있어서, 상기 제2 절연막 형성공정 후, 계속해서 상기 제2 절연막상에 상기 제2 도전층과 에칭특성이 실질적으로 같은 제3 도전층을 형성하고, 상기 제1, 제2 접촉구멍 형성공정에서는, 상기 제3 도전층과 상기 제2 절연막을 선택적으로 에칭하여, 상기 제1 접촉구멍과 상기 제2 접촉구멍을 형성하는 공정을 갖는 반도체장치의 제조방법.
  12. 제8항∼제11항 중의 어느 1항에 있어서, 상기 제3 접촉구멍 형성공정 후, 상기 제2 접촉구멍내와 상기 제3 접촉구멍내를 충전하는 제2 도전성 플럭을 형성하는 공정을 갖는 반도체장치의 제조방법.
  13. 제8항∼제12항 중의 어느 1항에 있어서, 상기 제1, 제2 접촉구멍 형성공정에서 상기 기판 표면을 노출하고, 상기 제1 지름보다 큰 제3 지름을 갖는 제3 접촉구멍을 형성하는 공정을 갖는 반도체장치의 제조방법.
  14. 제1 및 제2 영역을 갖는 반도체기판과, 반도체기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 상기 제1 영역의 복수의 제1 게이트전극과 상기 제2 영역의 제2 게이트전극과, 상기 제1 게이트전극 및 상기 제2 게이트전극의 상면 및 측면을 덮는 제1 절연막과, 상기 제1 절연막을 덮고 상기 반도체기판에 형성되며, 제1 절연막과 에칭특성이 다른 재료로 형성된 제2 절연막과, 상기 제1 영역에서 상기 제2 절연막을 관통하고, 상기 복수의 제1 게이트전극 중의 2개 사이에서 기판 표면에 달하는 제1 접촉구멍과, 상기 제2 영역에서 제2 절연막, 제1 절연막을 관통하고, 제2 게이트전극 표면에 달하는 제2 접촉구멍과, 상기 제1, 제2 접촉구멍의 측벽상에 형성된 절연물의 사이드 월과, 상기 제1 영역에서 제2 절연막을 관통하고, 기판 표면에 달하는 제3 접촉구멍을 갖는 반도체장치.
  15. 제14항에 있어서,
    상기 반도체장치가 반도체 기어장치이며, 또한
    상기 제1 접촉구멍을 통해서 기판과 접속하는 비트선과,
    상기 제2 접촉구멍을 통해서 제2 게이트전극에 접속하는 주변회로의 배선과,
    상기 제3 접촉구멍을 통해서 기판에 접속하는 축적 커패시터를 갖는 반도체장치.
  16. 제 14항 또는 제15항에 있어서, 상기 제1 절연막이 상기 게이트전극의 상면 및 측면에만 형성된 반도체장치.
  17. 제16항에 있어서, 상기 제1 절연막이 질화막이고, 상기 제2 절연막이 산화막인 반도체장치.
  18. 제14항에 있어서, 상기 제1 절연막이 기판 전면에 형성된 적층을 포함하는 반도체장치.
  19. 제18항에 있어서, 상기 적층이 산화막과 그 위에 형성된 질화막을 포함하는 반도체장치
  20. 반도체기판상에 복수의 절연 게이트전극 구조을 형성하는 공정과, 상기 절연게이트 구조를 덮는 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 덮어서 기판 전면에 제1 절연막과 에칭특성이 다른 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 관통하고, 상기 복수의 절연 게이트전극 구조 중의 2개 사이에서 기판 표면에 달하는 제1 접촉구멍과, 상기 제2 절연막, 제1 절연막을 관통하여 상기 복수의 절연 게이트전극 구조 중의 하나에 달하는 제2 접촉구멍을 형성하는 공정과, 상기 제1, 제2 접촉구멍의 측면상에 절연물의 사이드 월을 형성하는 공정과, 상기 제2 절연막을 관통하고, 기판 표면에 달하는 제3 접촉구멍을 형성하는 공정 포함한 반도체장치의 제조방법.
  21. 제 20항에 있어서, 상기 제3 접촉구멍은 상기 복수의 게이트전극 중의 하나를 덮는 제1 절연막에 의해 자기정합되어 있는 반도체장치의 제조방법.
  22. 제20항 또는 제21항에 있어서,
    상기 반도체장치가 반도체 기억장치이며,
    상기 제1 접촉구멍이 비트 접점이며,
    상기 제2 접촉구멍이 주변회로에서의 게이트 접점이며,
    상기 제3 접촉구멍이 축적 커패시터의 축적전극 접점인 반도체장치의 제조방법.
  23. 제20항에 있어서,
    상기 제1 및 제2 접촉구멍을 형성하는 공정 후, 상기 제3 접촉구멍을 형성하는 공정 전에,
    상기 제1 및 제2 접촉구멍을 통해서 기판 또는 게이트전극과 전기적으로 접속하는 배선을 형성하는 공정과,
    상기 배선을 덮고 기판 전면상에 제3 절연막을 형성하는 공정을 더 가지며, 상기 제3 접촉구멍을 형성하는 공정은 상기 제3 및 제2 절연막을 관통하여 개구를 에칭하는 공정인 반도체장치의 제조방법.
  24. 제20항에 있어서, 상기 제1 절연막을 형성하는 공정이 상기 복수의 절연 게이트전극 구조의 상면 및 측면을 덮는 질화막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  25. 제20항에 있어서, 상기 제1 절연막을 형성하는 공정이 상기 복수의 절연 게이트전극 구조의 상면 및 측면을 덮고 기판 전면상에 적층 절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  26. 제25항에 있어서, 상기 적층 절연막이 하측의 산화막과 상측의 질화막의 적층을 포함하는 반도체장치의 제조방법.
  27. 반도체기판상에 복수의 절연 게이트전극 구조를 형성하는 공정과,
    상기 절연 게이트전극 구조를 덮는 제1절연막을 형성하는 공정과, 상기 제1 절연막을 덮고 기판 전면상에 제1 절연막과 에칭특성이 다른 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 관통하고 기판 표면에 달하는 제1 접촉구멍과, 상기 제2 절연막을 관통하고 상기 복수의 절연 게이트전극 구조 중의 하나 위의 제1 절연막에 달하는 제2 접촉구멍을 형성하는 공정과,
    상기 제1 접촉구멍을 덮는 마스크를 형성하는 공정과,
    상기 마스크를 에칭 마스크로 하여 상기 제2 접촉구멍 저부의 제1 절연막을 에칭하는 공정을 포함하는 반도체장치의 제조방법.
  28. 제27항에 있어서, 상기 제1 절연막이 질화막을 포함하고, 상기 제2 절연막이 산화막인 반도체장치의 제조방법.
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