KR101068302B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR101068302B1
KR101068302B1 KR1020100064825A KR20100064825A KR101068302B1 KR 101068302 B1 KR101068302 B1 KR 101068302B1 KR 1020100064825 A KR1020100064825 A KR 1020100064825A KR 20100064825 A KR20100064825 A KR 20100064825A KR 101068302 B1 KR101068302 B1 KR 101068302B1
Authority
KR
South Korea
Prior art keywords
peripheral circuit
semiconductor substrate
forming
region
cell region
Prior art date
Application number
KR1020100064825A
Other languages
English (en)
Inventor
구성민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100064825A priority Critical patent/KR101068302B1/ko
Priority to US13/176,896 priority patent/US8492833B2/en
Application granted granted Critical
Publication of KR101068302B1 publication Critical patent/KR101068302B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판과, 상기 반도체 기판 내 상기 셀 영역에 구비된 제 1 소자분리용 트렌치 및 상기 주변회로 영역에 상기 셀 영역 보다 깊게 형성된 제 2 소자분리용 트렌치와, 상기 제 1 및 제 2 소자분리용 트렌치에 매립되며 상기 셀 영역의 반도체 기판의 표면과 동일한 높이를 갖는 소자분리막과, 상기 셀 영역의 반도체 기판 내 매립된 매립형 게이트와, 상기 주변회로 영역의 반도체 기판과 연결되고 상기 소자분리막 내 매립되며 상기 매립형 게이트의 표면과 동일한 높이를 갖는 게이트를 포함하여, 셀 영역과 주변회로 영역에 동일한 영향이 미치지 않도록 함으로써 마스크 공정 수를 절감하고 프로세스를 단순화시켜 비용을 절감할 수 있으며, 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트 구조를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, 종래 기술에 따른 매립형 게이트를 포함하는 반도체 소자를 형성하기 위하여 셀 영역의 비트라인과 주변회로 영역의 게이트는 동시에 패터닝하는 방법을 사용하고 있다. 이로 인해 셀 영역과 주변회로 영역이 동일한 영향을 받음으로 인한 문제들이 발생하고 있다.
간단히 살펴보면, 셀 영역의 비트라인과 주변회로 영역의 게이트를 동시에 패터닝 한 후 저장전극 콘택을 정의하기 위해 셀 영역과 주변회로 영역의 전체 상부에 층간절연막을 증착한다. 이때, 셀 영역의 비트라인 사이를 정확하게 매립하기 위해서는 층간절연막 물질로 BPSG(Boro Phosphorous Silicate Glass)을 이용하는데, 여기서 BPSG의 보론이 주변회로 영역의 반도체 기판으로 침투하는 것을 방지하기 위하여 주변회로 영역의 게이트 상부에 형성되는 스페이서를 두껍게 형성한다.
그러나, 이 과정에서 주변회로 영역 뿐만 아니라 셀 영역의 비트라인 상부 및 측벽에도 두껍게 스페이서가 형성된다. 이는 후속에서 형성되는 셀 영역의 활성영역과 저장전극 콘택이 연결되는 면적을 감소시켜 저항이 증가되는 문제를 유발한다. 뿐만 아니라, 층간절연막으로 BPSG를 적용하는 경우에 열공정이 필히 수반되는데 이로인해 주변회로 영역의 게이트 동작 전류가 감소하고 누설전류가 커져 문제가 발생한다. 또한, 셀 영역의 저장전극 형성시 식각정지막으로 하드마스크층을 두껍게 형성하는데 이 공정이 주변회로 영역의 게이트 형성에도 동일하게 적용되어 게이트의 높이가 높아지게 되어 임플란트 공정 시 틸트 각도를 용이하게 조절할 수 없었다.
본 발명은 셀 영역과 주변회로 영역에 동일한 영향이 미쳐 반도체 소자의 소자를 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판과, 상기 반도체 기판 내 상기 셀 영역에 구비된 제 1 소자분리용 트렌치 및 상기 주변회로 영역에 상기 셀 영역 보다 깊게 형성된 제 2 소자분리용 트렌치와, 상기 제 1 및 제 2 소자분리용 트렌치에 매립되며 상기 셀 영역의 반도체 기판의 표면과 동일한 높이를 갖는 소자분리막과, 상기 셀 영역의 반도체 기판 내 매립된 매립형 게이트와, 상기 주변회로 영역의 반도체 기판과 연결되고 상기 소자분리막 내 매립되며 상기 매립형 게이트의 표면과 동일한 높이를 갖는 주변회로 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에 구비된 상기 제 2 소자분리용 트렌치 저면은 상기 셀 영역에 구비된 상기 제 1 소자분리용 트렌치 저면보다 상기 매립형 게이트의 두께만큼 더 깊게 형성된 것을 특징으로 한다.
그리고, 상기 매립형 게이트의 두께는 1400Å 내지 1500Å인 것을 특징으로 한다.
그리고, 상기 셀 영역 내 매립된 매립형 게이트는 상기 셀 영역의 반도체 기판 내 형성된 매립형 게이트용 트렌치 저부를 매립하는 게이트 전극과, 상기 게이트 전극 상부에 형성된 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 게이트는 상기 주변회로 영역의 반도체 기판과 연결되는 폴리실리콘층과, 상기 폴리실리콘층 상부에 구비되는 게이트 전극층과, 상기 게이트 전극층 상부에 구비되는 하드마스크층을 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역의 반도체 기판과 연결되고, 상기 주변회로 영역의 게이트 전극과 연결되는 비트라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역 및 상기 주변회로 영역의 반도체 기판과 연결되는 비트라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역과 상기 주변회로 영역에 구비되는 비트라인의 표면은 동일한 높이를 갖는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 반도체 기판 내 상기 셀 영역에 제 1 소자분리용 트렌치를 형성하고, 상기 주변회로 영역에 상기 셀 영역 보다 깊게 제 2 소자분리용 트렌치를 형성하는 단계와, 상기 제 1 및 제 2 소자분리용 트렌치에 매립되고 상기 셀 영역의 반도체 기판의 표면과 동일한 높이를 갖는 소자분리막을 형성하는 단계와, 상기 셀 영역의 반도체 기판 내 매립된 매립형 게이트을 형성하는 단계와, 상기 주변회로 영역의 반도체 기판과 연결되고 상기 소자분리막 내 매립되며 상기 매립형 게이트의 표면과 동일한 높이를 갖는 주변회로 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역의 제 2 소자분리용 트렌치를 형성하는 단계는 상기 셀 영역에 구비되는 제 1 소자분리용 트렌치 깊이 보다 상기 매립형 게이트의 두께 만큼 더 상기 반도체 기판이 식각되어 형성되는 것을 특징으로 한다.
그리고, 상기 매립형 게이트를 형성하는 단계는 상기 셀 영역의 상기 소자분리막에 의해 정의되는 활성영역 및 상기 소자분리막에 매립형 게이트용 트렌치를 형성하는 단계와, 상기 매립형 게이트용 트렌치 저부를 매립하는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 형성된 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 매립형 게이트용 트렌치는 상기 셀 영역의 상기 활성영역 및 상기 소자분리막을 1400Å 내지 1500Å 식각하는 것을 특징으로 한다.
그리고, 상기 주변회로 게이트를 형성하는 단계는 상기 주변회로 영역의 반도체 기판이 노출되도록 상기 소자분리막을 식각하여 홀을 형성하는 단계와, 상기 홀의 저부에 상기 반도체 기판과 연결되도록 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 상부에 게이트 전극층을 형성하는 단계와, 상기 게이트 전극층 상부에 구비되는 하드마스크층을 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 게이트를 형성하는 단계 이후, 상기 셀 영역의 반도체 기판과 연결되고, 상기 주변회로 게이트 전극과 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 셀 영역의 반도체 기판이 노출되도록 상기 층간절연막을 식각하고, 상기 주변회로 영역의 게이트 전극이 노출되도록 상기 층간절연막 및 상기 하드마스크층을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀이 매립되도록 비트라인 전극층을 형성하는 단계와, 상기 비트라인 전극층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 게이트를 형성하는 단계 이후, 상기 셀 영역 및 상기 주변회로 영역의 반도체 기판과 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 셀 영역의 반도체 기판이 노출되도록 상기 층간절연막을 식각하고, 상기 주변회로 영역의 반도체 기판이 노출되도록 상기 층간절연막 및 상기 소자분리막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀이 매립되도록 비트라인 전극층을 형성하는 단계와, 상기 비트라인 전극층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 셀 영역과 주변회로 영역에 동일한 영향이 미치지 않도록 함으로써 마스크 공정 수를 절감하고 프로세스를 단순화시켜 비용을 절감할 수 있으며, 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 셀 영역(ⅰ) 보다 주변회로 영역(ⅱ)에 깊게 형성된 소자분리용 트렌치(102a,102b)와, 소자분리용 트렌치(102a,102b)에 매립되며 셀 영역(ⅰ)의 반도체 기판(100)의 표면과 동일한 높이를 갖는 소자분리막(106)과, 셀 영역(ⅰ)의 반도체 기판(100) 내 형성되는 매립형 게이트(112) 및 주변회로 영역(ⅱ)의 반도체 기판(100)과 연결되며 소자분리막(106) 내 매립되며 매립형 게이트(112)의 표면과 동일한 높이를 갖는 주변회로 주변회로 게이트(116)를 포함한다.
여기서, 주변회로 영역(ⅱ)에 구비된 소자분리용 트렌치(102b) 저면은 셀 영역(ⅰ)에 구비된 소자분리용 트렌치(102a) 저면보다 셀 영역(ⅰ)의 활성영역(108)에 구비된 매립형 게이트(112)의 두께만큼 더 깊게 형성된 것이 바람직하다. 보다 자세하게는 주변회로 영역(ⅱ)에 구비된 소자분리용 트렌치(102b) 저면은 셀 영역(ⅰ)에 구비된 소자분리용 트렌치(102a) 저면보다 1400Å 내지 1500Å 깊이 형성된 것이 바람직하다.
또한, 셀 영역(ⅰ)의 반도체 기판(100)과 연결되고 주변회로 영역(ⅱ)의 게이트 전극(116b)과 연결되는 비트라인 금속(124a)과, 비트라인(124a) 상부에 형성되는 하드마스크층(124b)을 포함하는 비트라인(124)을 더 포함한다. 여기서, 셀 영역(ⅰ)의 비트라인 표면과 주변회로 영역(ⅱ)의 비트라인 표면은 동일한 높이에 형성된 것이 바람직하다.
상술한 바와 같이, 본 발명은 주변회로 영역(ⅱ)의 소자분리용 트렌치를 셀 영역(ⅰ)의 소자분리용 트렌치보다 깊게 구비되도록 함으로써, 셀 영역(ⅰ)과 주변회로 영역(ⅱ)에 구비된 게이트 표면이 동일한 높이에 구비되고, 비트라인의 표면이 동일한 높이에 구비되도록 함으로써 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(100)을 식각하여 트렌치(102a, 102b)를 형성한다. 이때, 트렌치(102a)는 셀 영역(ⅰ)에 형성되는 것으로, 소자분리막을 정의하기 위해 형성되는 것이 바람직하다. 그리고, 트렌치(102b)는 주변회로 영역(ⅱ)에 형성되는 것으로, 이 역시 소자분리막을 정의하기 위해 형성되는 것이 바람직한데, 형성되는 깊이는 셀 영역(ⅰ)의 트렌치(102a) 보다 더 깊게 형성되는 것이 바람직하다.
보다 자세하게 트렌치(102b)는 셀 영역(ⅰ)의 트렌치(102a) 보다 후속 공정에서 셀 영역(ⅰ)의 활성영역(108)에 형성될 매립형 게이트를 정의하기 위해 형성되는 트렌치(미도시)의 깊이만큼 주변회로 영역(ⅱ)의 반도체 기판(100)을 더 식각하여 형성하는 것이 바람직하다. 주변회로 영역(ⅱ)의 반도체 기판(100)을 식각하는 두께는 1400Å 내지 1500Å인 것이 바람직하다. 이어서, 트렌치(102a,102b)를 포함하는 반도체 기판(100) 상에 소자분리막용 절연막(104)을 형성한다.
도 2b에 도시된 바와 같이, 소자분리막용 절연막(104)에 대하여 셀 영역(ⅰ)의 반도체 기판(100) 표면이 노출되도록 평탄화 식각 공정을 수행하여 소자분리막(106)을 형성한다. 이때, 주변회로 영역(ⅱ)의 반도체 기판(100)은 노출되지 않으며, 주변회로 영역(ⅱ)의 소자분리막은 셀 영역(ⅰ)의 소자분리막보다 두꺼운 두께를 갖는다. 본 단계에서는 소자분리막(106)에 의해 활성영역(108)이 정의된다.
이어서, 셀 영역(ⅰ)의 반도체 기판(100) 및 소자분리막(106)을 식각하여 매립형 게이트 용 트렌치(110)를 형성하고, 트렌치(110)를 매립하도록 게이트 도전층을 형성한 후 게이트 도전층에 에치백을 수행하여 트렌치(110) 저부에만 게이트 전극(112a)을 형성한다. 이어서, 트렌치(110)가 매립되도록 게이트 전극(112a) 상부에 절연막(112b)을 형성한다. 편의상 게이트 전극(112a)과 절연막(112b)을 포함하여 매립형 게이트(112)라 한다.
도 2c에 도시된 바와 같이, 주변회로 영역(ⅱ)의 반도체 기판(100)이 노출되도록 소자분리막(106)을 식각하여 주변회로 영역(ⅱ)의 게이트를 정의하기 위한 홀(114)을 형성한다. 이어서, 주변회로 영역(ⅱ)의 반도체 기판(100) 상부에 폴리실리콘층(116a), 게이트 전극(116b) 및 하드마스크층(116c)을 형성하여 홀(114)에 매립된 주변회로 게이트(116)를 정의한다.
도 2d에 도시된 바와 같이, 셀 영역(ⅰ)의 반도체 기판(100) 및 주변회로 영역(ⅱ)의 소자분리막(106) 상부에 층간절연막(118)을 형성한 후, 셀 영역(ⅰ)의 반도체 기판(100)이 노출되고, 주변회로 영역(ⅱ)의 게이트 전극(116b)이 노출되도록 콘택홀(120)을 형성한다. 여기서 콘택홀(120)은 비트라인 콘택홀인 것이 바람직하다. 콘택홀(120)의 측벽 및 저면에 스페이서(122)를 형성한 후, 콘택홀(120)이 매립되도록 비트라인 전극(124a) 및 하드마스크층(124b)을 형성하여 비트라인(124)을 완성한다.
본 발명은 상술한 실시예에 한정되는 것은 아니고 또 다른 실시예로 형성될 수 있다. 본 발명의 또 다른 실시예에 따른 반도체 소자는 주변회로 영역(ⅱ)의 비트라인 형성 위치를 변경한 것으로 자세하게는 도 3을 참조하여 설명한다.
도 3은 주변회로 영역의 비트라인 구성을 제외한 나머지 구성들은 도 1의 일 실시예에 따른 반도체 소자의 구성과 동일하므로 이에 해당하는 설명은 도 1을 참조한다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 소자는 반도체 기판(100)과 연결되고 주변회로 영역(ⅱ)의 반도체 기판(100)과 연결되는 비트라인 금속(124a)과, 비트라인(124a) 상부에 형성되는 하드마스크층(124b)을 포함하는 비트라인(124)을 더 포함한다. 여기서, 셀 영역(ⅰ)의 비트라인 표면과 주변회로 영역(ⅱ)의 비트라인 표면은 동일한 높이에 형성된 것이 바람직하다.
상술한 바와 같이, 본 발명은 매립형 게이트를 포함하는 구조에서 주변회로 영역의 소자분리용 트렌치를 깊게 형성함으로써 매립형 게이트와 동일한 레이어에서 주변회로 영역의 게이트가 형성되도록 하고, 비트라인 또한 동일 레이어에 형성되도록 함으로써 마스크 공정 수를 절감하고 프로세스를 단순화시켜 비용을 절감할 수 있으며, 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (17)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판;
    상기 반도체 기판 내 상기 셀 영역에 구비된 제 1 소자분리용 트렌치 및 상기 주변회로 영역에 상기 셀 영역 보다 깊게 형성된 제 2 소자분리용 트렌치;
    상기 제 1 및 제 2 소자분리용 트렌치에 매립되며 상기 셀 영역의 반도체 기판의 표면과 동일한 높이를 갖는 소자분리막;
    상기 셀 영역의 반도체 기판 내 매립된 매립형 게이트; 및
    상기 주변회로 영역의 반도체 기판과 연결되고 상기 소자분리막 내 매립되며 상기 매립형 게이트의 표면과 동일한 높이를 갖는 주변회로 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 주변회로 영역에 구비된 상기 제 2 소자분리용 트렌치 저면은 상기 셀 영역에 구비된 상기 제 1 소자분리용 트렌치 저면보다 상기 셀 영역의 활성영역에 구비된 매립형 게이트의 높이만큼 더 깊게 형성된 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 매립형 게이트의 높이는 1400Å 내지 1500Å인 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 셀 영역 내 매립된 매립형 게이트는
    상기 셀 영역의 반도체 기판 내 형성된 매립형 게이트용 트렌치 저부를 매립하는 게이트 전극; 및
    상기 게이트 전극 상부에 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 주변회로 게이트는
    상기 주변회로 영역의 반도체 기판과 연결되는 폴리실리콘층;
    상기 폴리실리콘층 상부에 구비되는 게이트 전극층; 및
    상기 게이트 전극층 상부에 구비되는 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 셀 영역의 반도체 기판과 연결되고, 상기 주변회로 영역의 게이트 전극과 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 5에 있어서,
    상기 셀 영역 및 상기 주변회로 영역의 반도체 기판과 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 셀 영역과 상기 주변회로 영역에 구비되는 비트라인의 표면은 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
  9. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 내 상기 셀 영역에 제 1 소자분리용 트렌치를 형성하고, 상기 주변회로 영역에 상기 셀 영역 보다 깊게 제 2 소자분리용 트렌치를 형성하는 단계;
    상기 제 1 및 제 2 소자분리용 트렌치에 매립되고 상기 셀 영역의 반도체 기판의 표면과 동일한 높이를 갖는 소자분리막을 형성하는 단계;
    상기 셀 영역의 반도체 기판 내 매립된 매립형 게이트을 형성하는 단계; 및
    상기 주변회로 영역의 반도체 기판과 연결되고 상기 소자분리막 내 매립되며 상기 매립형 게이트의 표면과 동일한 높이를 갖는 주변회로 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 주변회로 영역의 제 2 소자분리용 트렌치를 형성하는 단계는
    상기 셀 영역에 구비되는 제 1 소자분리용 트렌치 깊이 보다 상기 셀 영역의 활성영역에 구비된 매립형 게이트의 두께 만큼 더 상기 반도체 기판이 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 9에 있어서,
    상기 매립형 게이트를 형성하는 단계는
    상기 셀 영역의 상기 소자분리막에 의해 정의되는 활성영역 및 상기 소자분리막에 매립형 게이트용 트렌치를 형성하는 단계;
    상기 매립형 게이트용 트렌치 저부를 매립하는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 상부에 형성된 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 매립형 게이트용 트렌치는
    상기 셀 영역의 상기 활성영역 및 상기 소자분리막을 1400Å 내지 1500Å 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 9에 있어서,
    상기 주변회로 게이트를 형성하는 단계는
    상기 주변회로 영역의 반도체 기판이 노출되도록 상기 소자분리막을 식각하여 홀을 형성하는 단계;
    상기 홀의 저부에 상기 반도체 기판과 연결되도록 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상부에 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층 상부에 구비되는 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 주변회로 게이트를 형성하는 단계 이후,
    상기 셀 영역의 반도체 기판과 연결되고, 상기 주변회로 영역의 게이트 전극과 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 셀 영역의 반도체 기판이 노출되도록 상기 층간절연막을 식각하고, 상기 주변회로 영역의 게이트 전극이 노출되도록 상기 층간절연막 및 상기 하드마스크층을 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀이 매립되도록 비트라인 전극층을 형성하는 단계;
    상기 비트라인 전극층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 13에 있어서,
    상기 주변회로 게이트를 형성하는 단계 이후,
    상기 셀 영역 및 상기 주변회로 영역의 반도체 기판과 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 셀 영역의 반도체 기판이 노출되도록 상기 층간절연막을 식각하고, 상기 주변회로 영역의 반도체 기판이 노출되도록 상기 층간절연막 및 상기 소자분리막을 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀이 매립되도록 비트라인 전극층을 형성하는 단계;
    상기 비트라인 전극층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020100064825A 2010-07-06 2010-07-06 반도체 소자 및 그 형성 방법 KR101068302B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100064825A KR101068302B1 (ko) 2010-07-06 2010-07-06 반도체 소자 및 그 형성 방법
US13/176,896 US8492833B2 (en) 2010-07-06 2011-07-06 Semiconductor device having a buried gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100064825A KR101068302B1 (ko) 2010-07-06 2010-07-06 반도체 소자 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR101068302B1 true KR101068302B1 (ko) 2011-09-28

Family

ID=44957983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100064825A KR101068302B1 (ko) 2010-07-06 2010-07-06 반도체 소자 및 그 형성 방법

Country Status (2)

Country Link
US (1) US8492833B2 (ko)
KR (1) KR101068302B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331267B2 (en) 2013-03-04 2016-05-03 SK Hynix Inc. Electronic device having buried gate and method for fabricating the same
KR20210048694A (ko) * 2019-10-24 2021-05-04 삼성전자주식회사 반도체 장치
CN112992903A (zh) * 2019-12-12 2021-06-18 美光科技公司 半导体结构形成

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102003004B1 (ko) * 2012-09-12 2019-07-23 삼성전자주식회사 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150123030A (ko) * 2014-04-24 2015-11-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
KR20210121848A (ko) * 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040060550A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 플래시 메모리의 소오스 저항 개선 구조 및 그 제조 방법
KR20050061221A (ko) * 2003-12-18 2005-06-22 삼성전자주식회사 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321724A (ja) * 1997-03-19 1998-12-04 Fujitsu Ltd 半導体装置およびその製造方法
KR100529606B1 (ko) * 2003-10-01 2005-11-17 동부아남반도체 주식회사 반도체 소자 제조 방법
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040060550A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 플래시 메모리의 소오스 저항 개선 구조 및 그 제조 방법
KR20050061221A (ko) * 2003-12-18 2005-06-22 삼성전자주식회사 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331267B2 (en) 2013-03-04 2016-05-03 SK Hynix Inc. Electronic device having buried gate and method for fabricating the same
US9570511B2 (en) 2013-03-04 2017-02-14 SK Hynix Inc. Electronic device having buried gate and method for fabricating the same
KR20210048694A (ko) * 2019-10-24 2021-05-04 삼성전자주식회사 반도체 장치
KR102685055B1 (ko) * 2019-10-24 2024-07-12 삼성전자주식회사 반도체 장치
CN112992903A (zh) * 2019-12-12 2021-06-18 美光科技公司 半导体结构形成

Also Published As

Publication number Publication date
US20120007177A1 (en) 2012-01-12
US8492833B2 (en) 2013-07-23

Similar Documents

Publication Publication Date Title
KR101068302B1 (ko) 반도체 소자 및 그 형성 방법
KR101119774B1 (ko) 반도체 소자 및 그 형성방법
KR101129922B1 (ko) 반도체 소자 및 그 형성방법
KR101087779B1 (ko) 반도체 소자 및 그 형성방법
KR101935007B1 (ko) 반도체 소자 및 그 제조 방법
US7504296B2 (en) Semiconductor memory device and method for fabricating the same
KR20090098211A (ko) 반도체 소자 및 그 제조 방법
KR101096835B1 (ko) 반도체 소자의 형성 방법
KR20120086637A (ko) 반도체 소자 및 그 제조 방법
US8217449B2 (en) Semiconductor device and method for forming the same
US8860226B2 (en) Method of manufacturing semiconductor device
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
KR101205067B1 (ko) 반도체 소자의 형성방법
KR20120003742A (ko) 반도체 소자 및 그의 형성 방법
KR20140028300A (ko) 반도체 소자 및 그 형성 방법
KR101120185B1 (ko) 반도체 소자의 형성 방법
KR101120175B1 (ko) 반도체 소자 및 그 제조 방법
KR100905830B1 (ko) 반도체 소자 및 그의 제조 방법
KR100891521B1 (ko) 반도체 소자의 제조방법
CN113764416B (zh) 半导体结构及其形成方法、动态随机存储器、电子设备
KR101082108B1 (ko) 버티컬 반도체 소자의 매몰 비트라인 형성방법
KR101204922B1 (ko) 반도체 소자 및 그 형성 방법
KR20060104033A (ko) 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법
KR20100001134A (ko) 새들형 핀 트랜지스터 및 그 제조 방법
KR20040008482A (ko) 반도체소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 8